專利名稱：一種減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)字信號處理領(lǐng)域，具體涉及一種減小脈寬調(diào) ,制系統(tǒng)編碼誤碼率的邏輯電路。
背景技術(shù)：
脈寬調(diào)制編碼廣泛應(yīng)用于數(shù)字信號處理領(lǐng)域，特別是對語音信 號的傳輸和處理。下圖為一典型的脈寬調(diào)制系統(tǒng)，它是通過一個比 較器，利用一個高頻的載波信號對輸入的語音信號進行處理，得到 一系列疏密相間的方波信號。'載波信號一般采用三角波或鋸齒波， 通常它的頻率需遠大于被調(diào)制的信號。相對于語音信號來說，載波
信號的頻率一般為幾百KHz。
由于脈寬調(diào)制系統(tǒng)存在很高頻率的載波信號，它會對脈寬調(diào)制過 程產(chǎn)生干擾，引起信號電平的異常抖動，從而引入錯誤的編碼。同 時，調(diào)制后的編碼在傳輸過程中也會受到高頻載波信號的干擾。另 外，系統(tǒng)周圍環(huán)境的影響，如電源電壓的波動、EMI噪聲等同樣會在 編碼過程和傳輸過程中引起誤碼的產(chǎn)生。誤碼的出現(xiàn)會大大降低脈 寬調(diào)制的質(zhì)量，使得被調(diào)制信號在經(jīng)過解調(diào)后產(chǎn)生較大的失真。
實用新型內(nèi)容
本實用新型的目的在于提供一種減小脈寬調(diào)制系統(tǒng)編碼誤碼率 的邏輯電路，可以大大增強脈寬調(diào)制系統(tǒng)的抗干擾能力。
為了實現(xiàn)這一目的，本實用新型的技術(shù)方案如下 一種減小脈 寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電路，包括D觸發(fā)器，其特征在于D觸 發(fā)器的輸入端與邏輯組合電路連接，該邏輯組合電路的第一輸入端 與CLK信號輸入端連接，該邏輯組合電路的第二輸入端與P麗DATA 輸入端連接，該邏輯組合電路的第一輸出端與D觸發(fā)器的時鐘輸入端 連接，該邏輯組合電路的第二輸出端與D觸發(fā)器的復(fù)位輸入端連接， 該D觸發(fā)器的數(shù)據(jù)輸入端接固定電平，該D觸發(fā)器的輸出端與DATA OUT 數(shù)據(jù)輸出端連接。其中邏輯組合電路包括一個與門和一個或門，其 中與門的兩個輸入端分別與P麗DATA輸入端和CLK信號輸入端連接，該與門的輸出端與D觸發(fā)器的時鐘輸入端連接，或門的兩個輸入端分
別與P麗DATA輸入端和CLK信號輸入端連接，該或門的輸出端與D觸 發(fā)器的復(fù)位輸入端連接。
本實用新型應(yīng)用于脈寬調(diào)制編碼的傳輸路徑中，它通過利用一 個與載波信號有一定周期及相位關(guān)系的時鐘信號對調(diào)制后的編碼進 行一定的時序邏輯操作，實現(xiàn)對調(diào)制后的編碼整形及誤碼剔除的效 果，從而大大增強脈寬編碼調(diào)制系統(tǒng)的抗干擾能力，提高編碼傳輸 的質(zhì)量，降低信號解調(diào)以后的失真度。電路結(jié)構(gòu)簡單，均由標(biāo)準的 數(shù)字邏輯單元組成，很容易實現(xiàn)'，也幾乎不增加系統(tǒng)的硬件成本。


圖1為本實用新型的電路示意圖
圖2為典型脈寬調(diào)制系統(tǒng)工作的時序關(guān)系圖
圖3為時鐘信號(CLK)與圖2.中調(diào)制三角波的周期與相位關(guān)系
圖4為本實用新型電路工作的時序關(guān)系圖
圖5為邏輯組合電路工作的時序圖具體實施方式
圖中P麗DATA:脈寬調(diào)制編碼數(shù)據(jù)，CLK:邏輯電路工作時鐘 信號，DATA OUT:最終輸出編碼信號。
一種減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電路，包括D觸發(fā)器 1，其特征在于D觸發(fā)器1的輸入端與邏輯組合電路2連接，該邏輯 組合電路2的第一輸入端與CLK信號輸入端連接，該邏輯組合電路2 的第二輸入端與PWM DATA輸入端連接，該邏輯組合電路2的第一輸 出端與D觸發(fā)器1的時鐘輸入端C連接，該邏輯組合電路2的第二 輸出端與D觸發(fā)器1的復(fù)位輸入端RN連接，該D觸發(fā)器1的數(shù)據(jù)輸 入端接固定電平，該D觸發(fā)器1的輸出端與DATA OUT數(shù)據(jù)輸出端連 接。其中邏輯組合電路包括一個與門3和一個或門4，其中與門3 的兩個輸入端分別與P麗DATA輸入端和CLK信號輸入端連接，該與 門3的輸出端與D觸發(fā)器的時鐘輸入端C連接，或門4的兩個輸入 端分別與P麗DATA輸入端和CLK信號輸入端連接，該或門4的輸出 端與D觸發(fā)器的復(fù)位輸入端RN連接。
其中兩輸入與門3和兩輸入或門4構(gòu)成組合邏輯電路部分，D 觸發(fā)器l (DFF)是上升沿觸發(fā)，它的復(fù)位信號為低電平有效。由圖 中可以看出，脈寬調(diào)制編碼信號(P麗DATA)和時鐘信號(CLK)經(jīng)過與門3的"相與"和或門4的"相或"操作后分別送入D觸發(fā)器1 的時鐘輸入端和復(fù)位輸入端，D觸發(fā)器l的數(shù)據(jù)輸入端接電源電壓 (VDD) 。
"DATAOUT"為D觸發(fā)器1的正向輸出端信號，它也就是 經(jīng)過數(shù)字時序邏輯處理后得到的最終編碼信號。
圖2給出了典型脈寬調(diào)制系統(tǒng)工作的時序關(guān)系圖。其中三角波 為高頻載波信號，它通過比較器對輸入的正弦波信號進行調(diào)制，得 到下方的疏密相間的調(diào)制編碼信號。圖3給出了圖1電路中時鐘信 號(CLK)與圖2中調(diào)制三角波的周期與相位關(guān)系。在本實例中它們
為同周期同相位的信號，時鐘信號的正半周期為調(diào)制三角波的上升 周期，時鐘信號的負半周期為調(diào)制三角波的下降周期。
由此我們可給出圖4所示的本發(fā)明電路工作的時序關(guān)系圖。由 圖中可以看出，在正常工作模式下，即調(diào)制系統(tǒng)沒有出現(xiàn)誤碼的情 況下，本實例中給出的典型數(shù)字邏輯電路并不會改變脈寬調(diào)制編碼 數(shù)據(jù)的時序特性，即，典型邏輯電路最終輸出結(jié)果DATA OUT與送入 邏輯電路的編碼數(shù)據(jù)P麗DATA保持周期、相伴上的時序一致性。
當(dāng)脈寬調(diào)制系統(tǒng)在信號調(diào)制過程中或調(diào)制編碼傳輸程中由于受 到干擾而出現(xiàn)誤碼時，本實例中的數(shù)字邏輯電路將發(fā)揮作用。我們 通過此時邏輯電路工作的時序圖來解釋該電路的工作原理。圖5中， 我們假設(shè)輸入電路的脈寬編碼數(shù)據(jù)P麗DATA中出現(xiàn)了兩個錯誤編碼 a和b，如圖中虛線圈中所示。在出現(xiàn)錯誤編碼a的地方，編碼數(shù)據(jù) 原來為邏輯高電平，此時時鐘信號(CLK)處在正半周期，因此在出 現(xiàn)錯誤編碼之前，該邏輯電路的數(shù)據(jù)輸出信號(DATA OUT)應(yīng)為邏 輯高電平。當(dāng)誤碼出現(xiàn)以后，即出現(xiàn)了一個小的邏輯低電平信號后， 由于此時的時鐘電平(CLK)仍為邏輯高，因此它與時鐘信號相與的 結(jié)果為邏輯低電平，與時鐘信號相或的結(jié)果仍為高電平，也就是說， 此時送入D觸發(fā)器1的復(fù)位信號為邏輯高電平，D觸發(fā)器1將不進行 復(fù)位操作；而送入D觸發(fā)器1的時鐘信號將由邏輯高電平變?yōu)檫壿?低電平，由于D觸發(fā)器1為上升沿觸發(fā)，因此D觸發(fā)器1也不會發(fā) 生數(shù)據(jù)的傳輸操作，D觸發(fā)器的數(shù)據(jù)輸出端將保持信號不變，也即 DATA 0UT保持不變。因此誤碼沒有被傳輸?shù)竭壿嬰娐返妮敵龆恕?br> 當(dāng)誤碼b出現(xiàn)后，由于之前編碼數(shù)據(jù)為邏輯低電平，時鐘信號 也為邏輯低電平，因此此時D觸出器1送出的信號為邏輯高電平。 誤碼b的出現(xiàn)，引入了一個信號為邏輯高電平的誤碼。此時由于時 鐘信號為邏輯低電平，因此它與誤碼信號的相與操作仍為邏輯低電平，與誤碼信號的相或操作為邏輯高電平。也就是說，此時送入D 觸發(fā)器l的時鐘信號不變，而復(fù)位信號則由邏輯低電平變?yōu)檫壿嫺?br> 電平。而D觸發(fā)器1的復(fù)位信號為低電平有效，所以此時D觸發(fā)器 不發(fā)生數(shù)據(jù)操作，數(shù)據(jù)輸出端保持不變，也即DATA 0UT保持不變。
因此，本實用新型所提出的邏輯電路保證了在時鐘的正半周期 或負半周期中只能存在一個編碼數(shù)據(jù)。由于時鐘的周期等于脈寬編 碼調(diào)制系統(tǒng)的載波信號周期，這就大大避免了誤碼的產(chǎn)生和出現(xiàn)。 由以上的分析可知，無論錯誤編碼出現(xiàn)在編碼數(shù)據(jù)的邏輯高電平還 是邏輯低電平時段內(nèi)，該邏輯電路均可以有效的剔除這些錯誤編碼， 從而保持編碼數(shù)據(jù)的完整性，大大提高脈寬調(diào)制系統(tǒng)的抗干擾能力， 降低了編碼數(shù)據(jù)在被解調(diào)后的失真度。從本實用新型提供的典型電 路實現(xiàn)來看，該電路還存在一個顯著的優(yōu)點，就是電路實現(xiàn)簡單， 幾乎不增加脈寬調(diào)制系統(tǒng)或芯片的成本。
本實用新型可以由分立元器件構(gòu)成，也可以通過集成電路的形 式實現(xiàn)；它可以被集成在脈寬調(diào)制系統(tǒng)電路中，也可以和脈寬調(diào)制 系統(tǒng)電路分處于不同的電路形式中。本實用新型的邏輯組合電路可 以由至少兩個基本數(shù)字邏輯單元器件構(gòu)成，也可以由多個基本數(shù)字 邏輯單元器件構(gòu)成。邏輯組合電路的功能是完成對脈寬調(diào)制編碼和 特定時鐘信號的組合邏輯運算，并產(chǎn)生D觸發(fā)器1的工作時鐘信號 和復(fù)位控制信號。本實用新型的邏輯電路的輸入信號為脈寬編碼信 號和一個特定的時鐘信號，輸出信號為剔除誤碼后的脈寬調(diào)制編碼 信號。特定時鐘信號為一個與脈寬調(diào)制系統(tǒng)的載波信號存在一定周 期和相位關(guān)系的時鐘信號，周期相同，相位可以相同，也可以不同。 該特定時鐘信號可以是一個占空比為50%的方波信號，也可以是一個 占空比不等于50%的周期性的時鐘信號。信號可以為正半周期等于載 波信號的上升周期，負半周期等于載波信號的下降周期的時鐘信號， 也可以為正半周期等于載波信號下降周期，負半周期等于載波信號 的上升周期的時鐘信號。D觸發(fā)器1數(shù)據(jù)輸入端接一個固定電位，該 電位可以是邏輯高電平，也可以是邏輯低電平。D觸發(fā)器是一個帶復(fù) 位控制端的D觸發(fā)器，其中復(fù)位控制信號可以為邏輯低電平有效， 也可以為邏輯高電平有效。D觸發(fā)器1可以為上升沿觸發(fā)的D觸發(fā)器 1，也可以為下降沿觸發(fā)的D觸發(fā)器1。輸出結(jié)果可以從D觸發(fā)器1 的正向輸出端引出，也可以從D觸發(fā)器1的反向輸出端引出。
權(quán)利要求1、一種減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電路，包括D觸發(fā)器，其特征在于D觸發(fā)器的輸入端與邏輯組合電路連接，該邏輯組合電路的第一輸入端與CLK信號輸入端連接，該邏輯組合電路的第二輸入端與PWM DATA輸入端連接，該邏輯組合電路的第一輸出端與D觸發(fā)器的時鐘輸入端連接，該邏輯組合電路的第二輸出端與D觸發(fā)器的復(fù)位輸入端連接，該D觸發(fā)器的數(shù)據(jù)輸入端接固定電平，該D觸發(fā)器的輸出端與DATA OUT數(shù)據(jù)輸出端連接。
2、 如權(quán)利要求l所述的減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電 路，其特征在于邏輯組合電路包括一個與門和一個或門，其中與門 的兩個輸入端分別與P麗DATA輸入端和CLK信號輸入端連接，該與門 的輸出端與D觸發(fā)器的時鐘輸入端連接，或門的兩個輸入端分別與 PWM DATA輸入端和CLK信號輸入端連接，該或門的輸出端與D觸發(fā)器的復(fù)位輸入端連接。
3、 如權(quán)利要求1或2所述的減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯 電路，其特征在于CLK信號輸入端的信號與P麗DATA輸入端的信號周 期相同。
專利摘要本實用新型公開了一種減小脈寬調(diào)制系統(tǒng)編碼誤碼率的邏輯電路，其特征在于D觸發(fā)器的輸入端與邏輯組合電路連接，該邏輯組合電路的第一輸入端與CLK信號輸入端連接，該邏輯組合電路的第二輸入端與PWM DATA輸入端連接，該邏輯組合電路的第一輸出端與D觸發(fā)器的時鐘輸入端連接，該邏輯組合電路的第二輸出端與D觸發(fā)器的復(fù)位輸入端連接，該D觸發(fā)器的數(shù)據(jù)輸入端接固定電平，該D觸發(fā)器的輸出端與DATA OUT數(shù)據(jù)輸出端連接。它利用與載波信號有一定周期及相位關(guān)系的時鐘信號對調(diào)制后的編碼進行時序邏輯操作，實現(xiàn)對調(diào)制后的編碼整形及誤碼剔除的效果，大大增強脈寬編碼調(diào)制系統(tǒng)的抗干擾能力，提高編碼傳輸?shù)馁|(zhì)量，降低信號解調(diào)以后的失真度。
文檔編號H03K7/00GK201243268SQ20082005996
公開日2009年5月20日 申請日期2008年6月19日 優(yōu)先權(quán)日2008年6月19日
發(fā)明者陶園林 申請人:上海益侃微電子有限公司