一種精密可編程延時(shí)電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本實(shí)用新型涉及一種精密可編程延時(shí)電路。
【背景技術(shù)】
[0002] 延時(shí)電路由于可對(duì)輸入信號(hào)進(jìn)行延時(shí)，因此廣泛應(yīng)用于時(shí)鐘調(diào)相、并行信號(hào)時(shí)序 校準(zhǔn)及目標(biāo)回波模擬中。延時(shí)電路可調(diào)整時(shí)鐘的相位，使時(shí)鐘信號(hào)與被采樣信號(hào)滿足采樣 相位關(guān)系，同樣可對(duì)并行信號(hào)進(jìn)行調(diào)整，以校準(zhǔn)并行信號(hào)傳輸過(guò)程中的相位偏差。在雷達(dá)目 標(biāo)回波模擬器中，延時(shí)電路可應(yīng)用于模擬動(dòng)目標(biāo)的連續(xù)回波。
[0003] 目前的延時(shí)電路主要分為模擬延時(shí)電路與數(shù)字延時(shí)電路。模擬延時(shí)電路由于利用 模擬器件產(chǎn)生延時(shí)，具有延時(shí)時(shí)間尺度大、延時(shí)時(shí)間固定以及延時(shí)精度差等缺點(diǎn)，從而限制 了它的應(yīng)用。數(shù)字延時(shí)電路常采用非門(mén)延時(shí)電路、差頻、鎖相環(huán)電路延時(shí)或采用軟件拼湊指 令完成延時(shí)，延時(shí)精度低，一般為幾十個(gè)納秒。實(shí)用新型專利CN 103019134 A"一種基于 FPGA的納秒級(jí)數(shù)字可編程延時(shí)電路"，公開(kāi)時(shí)間2013年4月3日，介紹了一種基于FPGA的納秒 級(jí)數(shù)字可編程延時(shí)方法，在該專利中延時(shí)精度最高為1ns，但該技術(shù)的可編程延時(shí)單元依賴 FPGA工藝，不同的FPGA，其延時(shí)精度各不相同，難以滿足目標(biāo)回波模擬的高精度延時(shí)要求。 【實(shí)用新型內(nèi)容】
[0004] 本實(shí)用新型提供一種精密可編程延時(shí)電路，延時(shí)編程控制簡(jiǎn)便，能提高延時(shí)精度。
[0005] 為了達(dá)到上述目的，本實(shí)用新型提供一種精密可編程延時(shí)電路，包含：
[0006] 脈沖展寬電路，用于對(duì)輸入信號(hào)的脈沖進(jìn)行展寬；
[0007] 延時(shí)電路，其輸入端電性連接脈沖展寬電路的輸出端，用于對(duì)展寬后的信號(hào)進(jìn)行 精密延時(shí)；
[0008] 輸出電路，其輸入端電性連接延時(shí)電路的輸出端，用于對(duì)精密延時(shí)后的信號(hào)進(jìn)行 驅(qū)動(dòng)輸出；
[0009] 數(shù)字信號(hào)處理器，其電性連接延時(shí)電路，用于對(duì)延時(shí)電路進(jìn)行延時(shí)時(shí)間的編程設(shè) 置。
[0010] 所述的延時(shí)電路包含若干電性連接的延時(shí)器，第一個(gè)延時(shí)器的輸入端連接脈沖展 寬電路的輸出端，第二延時(shí)器的輸入端連接第一個(gè)延時(shí)器的輸出端，第三個(gè)延時(shí)器的輸入 端連接第二個(gè)延時(shí)器的輸出端，以此類推，最后一個(gè)延時(shí)器的輸出端的連接輸出電路，所有 延時(shí)器的延時(shí)設(shè)置使能端和編程控制端分別連接數(shù)字信號(hào)處理器，延時(shí)電路中延時(shí)器的最 小分辨率決定了延時(shí)電路的延時(shí)精度。
[0011] 所述的脈沖展寬電路包含電性連接的非門(mén)模塊和與門(mén)，非門(mén)模塊包含四個(gè)電性連 接的非門(mén)，第一非門(mén)的輸入端連接脈沖輸入信號(hào)，第二非門(mén)的輸入端連接第一非門(mén)的輸出 端，第三非門(mén)的輸入端連接第二非門(mén)的輸出端，第四非門(mén)的輸入端連接第三非門(mén)的輸出端， 與門(mén)的一個(gè)輸入端連接脈沖輸入信號(hào)，與門(mén)的第二個(gè)輸入端連接第四非門(mén)的輸出端，與門(mén) 的輸出端連接延時(shí)電路。
[0012] 所述的輸出電路包含運(yùn)算放大器，運(yùn)算放大器的輸入端連接延時(shí)電路的輸出端， 運(yùn)算放大器的輸出端輸出脈沖信號(hào)。
[0013] 本實(shí)用新型延時(shí)編程控制簡(jiǎn)便，能提高延時(shí)精度。
【附圖說(shuō)明】
[0014] 圖1是本實(shí)用新型的電路框圖。
[0015]圖2是本實(shí)用新型的具體實(shí)施例的電路圖。
【具體實(shí)施方式】
[0016]以下根據(jù)圖1和圖2具體說(shuō)明本實(shí)用新型的較佳實(shí)施例。
[0017] 如圖1所示，本實(shí)用新型提供一種精密可編程延時(shí)電路，包含：
[0018] 脈沖展寬電路2,用于對(duì)輸入信號(hào)的脈沖進(jìn)行展寬；
[0019] 延時(shí)電路3,其輸入端電性連接脈沖展寬電路2的輸出端，用于對(duì)展寬后的信號(hào)進(jìn) 行精密延時(shí)；
[0020] 輸出電路4，其輸入端電性連接延時(shí)電路3的輸出端，用于對(duì)精密延時(shí)后的信號(hào)進(jìn) 行驅(qū)動(dòng)輸出；
[0021] 數(shù)字信號(hào)處理器1，其電性連接延時(shí)電路3,用于對(duì)延時(shí)電路3進(jìn)行延時(shí)時(shí)間的編程 設(shè)置。
[0022] 如圖2所示，本實(shí)施例中，所述的脈沖展寬電路2包含電性連接的非門(mén)模塊和與門(mén) N2A，非門(mén)模塊包含四個(gè)電性連接的非門(mén)，第一非門(mén)N1A的輸入端連接脈沖輸入信號(hào)pulse_ in，第二非門(mén)NIB的輸入端連接第一非門(mén)N1A的輸出端，第三非門(mén)NIC的輸入端連接第二非門(mén) N1B的輸出端，第四非門(mén)N1D的輸入端連接第三非門(mén)NIC的輸出端，與門(mén)N2A的一個(gè)輸入端連 接脈沖輸入信號(hào)pulse_in，與門(mén)N2A的第二個(gè)輸入端連接第四非門(mén)N1D的輸出端，與門(mén)N2A的 輸出端連接延時(shí)電路3。
[0023] 所述的延時(shí)電路3包含若干電性連接的延時(shí)器，第一個(gè)延時(shí)器的輸入端連接脈沖 展寬電路2的輸出端，第二延時(shí)器的輸入端連接第一個(gè)延時(shí)器的輸出端，第三個(gè)延時(shí)器的輸 入端連接第二個(gè)延時(shí)器的輸出端，以此類推，最后一個(gè)延時(shí)器的輸出端的連接輸出電路4， 所有延時(shí)器的延時(shí)設(shè)置使能端和編程控制端分別連接數(shù)字信號(hào)處理器1，延時(shí)電路3中延時(shí) 器的最小分辨率決定了延時(shí)電路3的延時(shí)精度。
[0024]如圖2所示，本實(shí)施例中，所述的延時(shí)電路3包含四個(gè)電性連接的延時(shí)器，第一延時(shí) 器D1的輸入端連接脈沖展寬電路2的輸出端，第二延時(shí)器D2的輸入端連接第一延時(shí)器D1的 輸出端，第三延時(shí)器D3的輸入端連接第二延時(shí)器D2的輸出端，第四延時(shí)器D4的輸入端連接 第三延時(shí)器D3的輸出端，第四延時(shí)器D4的輸出端連接輸出電路4，第一延時(shí)器D1、第二延時(shí) 器D2、第三延時(shí)器D3和第四延時(shí)器D4的延時(shí)時(shí)間編程設(shè)置的使能端和編程控制端分別連接 數(shù)字信號(hào)處理器1。
[0025] 本實(shí)施例中，延時(shí)器為8bit可編程延時(shí)器件，第一延時(shí)器D1、第二延時(shí)器D2、第三 延時(shí)器D3和第四延時(shí)器D4的延時(shí)分辨率分別為5ns、2ns、Ins、500ps，可得延時(shí)電路最大可 編程延時(shí)為：
[0026] 二（2s ...!.丨.（《+2..;.UOi'ms，:: 1UP 5ns，延時(shí)電路最小可編程延時(shí)為0ns， 延時(shí)分辨率為0.5ns。
[0027] 如圖2所示，所述的輸出電路包含運(yùn)算放大器D5,運(yùn)算放大器D5的輸入端連接延時(shí) 電路3的輸出端，運(yùn)算放大器D5的輸出端輸出脈沖信號(hào)pu 1 s e_out。
[0028] 如圖2所示，本實(shí)施例中，各個(gè)電路采用的型號(hào)如下