專利名稱：具有短路開關(guān)的混頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在調(diào)制器和解調(diào)器中，尤其是用于無線通信的線性 調(diào)制器中使用的雙平衡混頻器。
背景技術(shù)：
諸如EDGE或WCDMA的用于無線傳專lr配置的調(diào)制器(其中，
部分或全部信息被承載于信號振幅中)需要是線性的。非線性導(dǎo)致
期望信道之外的頻率傳輸，導(dǎo)致干擾鄰近信道。這些問題在提供相 對高功率輸出的調(diào)制器中是很嚴(yán)重的，其中，大信號電流不能被瞬
時(shí)切換。
典型的雙平衡混頻器1(通常用于線性調(diào)制器)在圖1中示出。 一對節(jié)點(diǎn)2和3 #皮4是供作為用于差分調(diào)制信號的輸入。后者4皮標(biāo)記 為分別施加至2和3的電壓Vi和-Vi。另 一對節(jié)點(diǎn)7和8被提供作 為用于本地振蕩器信號的輸入。在文本的其余部分中，我們將實(shí)際 上施加至節(jié)點(diǎn)7和8的本地振蕩器信號稱為時(shí)鐘信號。這便于描述 通常在調(diào)制器中找到的本地振蕩器信號的多種版本，諸如由本地振 蕩器或合成器生成的信號(LO信號)，其相位偏移和可能的頻率劃
線電載波頻率處的最終同相(I)和正交(Q)切換信號。雙平衡混 頻器的輸出還為差分形式并且由節(jié)點(diǎn)10和11提供。第一對晶體管 Ml和M2 (其源纟及端子連4妄至節(jié)點(diǎn)4、其柵4及端子分別連4妄至2和 3、以及其漏極端子分別連接至節(jié)點(diǎn)5和6)形成互導(dǎo)體以將差分信號Vi轉(zhuǎn)換成差分電流信號i。在圖1中，所述差分電流信號與偏置 電流IB(連接于節(jié)點(diǎn)4和地之間)一起被標(biāo)記為用于節(jié)點(diǎn)5的IB/2+i 和用于節(jié)點(diǎn)6的IB/2-i。第二對NMOS晶體管M3和M4具有連摘「 至節(jié)點(diǎn)5的源^L和分別連4妄至輸出10和11的漏才及。第三對NMOS 晶體管M5和M6具有連接至節(jié)點(diǎn)6的源極和分別連4妄至輸出10和 11的漏極。逆相的一對時(shí)鐘信號LO+和LO—由本地振蕩器9 (或者 時(shí)鐘發(fā)生器9,如果它接收本地振蕩器信號并利用合適的定向和延 遲生成時(shí)鐘信號)提供。這些時(shí)鐘信號分別施加至雙平衡混頻器的 輸入節(jié)點(diǎn)7和8并且用于打開和閉合雙平tf混頻器的開關(guān)，開關(guān)通 常被提供為MOSFET或BJT晶體管并且在此示為M3、 M4、 M5和 M6。在節(jié)點(diǎn)7處的時(shí)鐘信號LO+連接至晶體管M3和M6的棚-才及， 同時(shí)在節(jié)點(diǎn)8處的時(shí)鐘信號LCT連接至晶體管M4和M5的棚4及。 由于逆相晶體管M3和M6中的時(shí)4中通常開啟，同時(shí)晶體管M4和 M5截止，因此其中狀態(tài)節(jié)點(diǎn)5經(jīng)由M3連接至輸出節(jié)點(diǎn)10，并且 節(jié)點(diǎn)6經(jīng)由M6連接至輸出節(jié)點(diǎn)11,反之亦然，其中狀態(tài)節(jié)點(diǎn)5經(jīng) 由M4連4妄至節(jié)點(diǎn)11，并且節(jié)點(diǎn)6經(jīng)由M5連4妄至節(jié)點(diǎn)10。
理想地，所述兩種狀態(tài)之間的轉(zhuǎn)換應(yīng)該是瞬時(shí)的，^吏得具體地， 尋皮稱為混頻器核心的四個(gè)4灸向開關(guān)M3、 M4、 M5和M6用于實(shí)現(xiàn) 以時(shí)鐘信號的頻率交替的ls和-ls的序列與輸入電流i的乘法。然 而，在實(shí)際實(shí)現(xiàn)中，兩種狀態(tài)之間的轉(zhuǎn)換時(shí)間t為非零，并且取決 于開關(guān)的尺寸和被切換的電流的大小。在轉(zhuǎn)換期間，所有四個(gè)晶體 管M3、 M4、 M5和M6均4妄通并且在輸出中創(chuàng)建信號電流i的i皆波。 由于在特定應(yīng)用中考慮的速度和噪聲限制了切換晶體管的尺寸，增 加信號電流的大小將導(dǎo)致增加轉(zhuǎn)換時(shí)間t ,從而導(dǎo)致混頻器核心的 非線性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了 一種在所附權(quán)利要求中限定的進(jìn)行混合的 方法和混頻器。
本發(fā)明基本上減小了在雙平衡混頻器中由切換轉(zhuǎn)換導(dǎo)致的非線 性。通過短路轉(zhuǎn)換時(shí)刻期間的輸入來抵消混頻器核心的輸出，在輸 出中不會創(chuàng)建信號電流的諧波。改進(jìn)的混頻器線性和混頻器核心能 夠處理的更大輸入信號勝過由于抵消導(dǎo)致的信號增益的任何減小。


現(xiàn)在將參考附圖描述本發(fā)明的實(shí)例，其中
圖1是已知雙平衡混頻器的電路圖，
圖2是根據(jù)本發(fā)明的雙平衡混頻器的電路圖，
圖3示出時(shí)鐘信號和短路脈沖波形，以說明新混頻器的操作，
圖4是根據(jù)本發(fā)明的另 一雙平衡混頻器的電路圖，
圖5a是圖2和圖4的電路的控制和時(shí)鐘生成電路的實(shí)現(xiàn)的電路圖。
圖5b示出說明通過圖5a的電路進(jìn)行短路脈沖的生成的信號波形。
圖6a是圖2和圖4的控制和時(shí)鐘生成電路的另一實(shí)現(xiàn)的框圖。 圖6b是圖6a中的相移電路6的可能主從實(shí)現(xiàn)的邏輯圖。圖6c是圖6a中的相移電路6的另一可能主從實(shí)現(xiàn)的邏輯圖。
圖6d是圖6a中的相移電路6的第三可能主/人實(shí)現(xiàn)的邏輯圖。
圖7示出說明由圖6a、圖8和圖9的電路進(jìn)行的短路脈沖的生 成的信號波形。
圖8a是圖6a中的邊緣檢測電路的框圖，限定了其輸入和輸出。
圖8b是圖8a的邊緣檢測電路的可能實(shí)現(xiàn)的邏輯圖。
圖8c是圖8a的邊緣檢測電路的另一可能實(shí)現(xiàn)的邏輯圖。
圖9a是結(jié)合圖8b的邊纟4^企測器電路的圖6a中的脈沖持續(xù)時(shí)間 電^各的可能實(shí)現(xiàn)的邏輯框圖。
圖9b是圖9a中的邊》彖觸發(fā)延遲電^各的可能實(shí)現(xiàn)的邏輯圖。
圖9c是圖9a和圖8b中的結(jié)合電路的可能簡化實(shí)現(xiàn)的電路示意圖。
具體實(shí)施例方式
圖2是才艮據(jù)本發(fā)明的電路的第一實(shí)例的電路圖。該電路是類似 于圖1中雙平衡混頻器的雙平衡混頻器。其具有用于差分輸入信號 的相同輸入2和3、用于逆相時(shí)鐘的輸入7和8、差分輸出10和11、 形成互導(dǎo)體的一對晶體管Ml和M2和形成混頻器核心的四個(gè)切換 晶體管M3 、 M4 、 M5和M6 ，所有均具有到這些It入和l敘出的相同 連接。根據(jù)本發(fā)明，該電路另外具有連接于節(jié)點(diǎn)5和6之間的另一 切換晶體管M7,其節(jié)點(diǎn)用作互導(dǎo)體的差分輸出和混頻器核心的差 分輸入。開關(guān)M7由控制和時(shí)鐘生成電路9控制以開啟和閉合。控 制和時(shí)鐘生成電路被連接以接收本地振蕩器信號LO并且進(jìn)行響應(yīng)，當(dāng)晶體管M3、 M4、 M5和M6被切換時(shí)，^是供用于混頻器核 心的時(shí)鐘信號LOI+ LOI_ (為本地振蕩器信號LO的延遲版本)以及 4吏開關(guān)M7在轉(zhuǎn)換期間閉合的月永沖。圖3示出關(guān)于由控制和時(shí)鐘生 成電路9提供的短路脈沖的一組時(shí)鐘信號(Lor， Lor)的定時(shí)， 以及在雙平衡混頻器的差分輸出電流i。ut上的它們的結(jié)合效果的實(shí)
例。在多種應(yīng)用中，生成附加的一ia時(shí)刮"言號和^i^各樂:K沖用于第二 雙平4軒混頻器。這選4奪性地和優(yōu)選地通過同 一控制和時(shí)鐘生成電3各
9來提供，如圖2中以虛線形式示出的。
開關(guān)M7的閉合短路節(jié)點(diǎn)5和6,其是到混頻器核心的輸入端 子。這導(dǎo)致差分信號i+、 r相互4氐消然后短;咯的節(jié)點(diǎn)由Ml和M2 的漏極電流的總和(IB)來驅(qū)動(dòng)，其等于它們的共享偏置電流。然 后，該結(jié)合的電流通過混頻器核心，由于晶體管M3和M6(它們共 享同 一柵—及電壓和源才及電壓)之間以及M4和M5 (由于相同原因) 之間的對稱性而導(dǎo)致兩個(gè)輸出中的每個(gè)均接收均等共享。
這些輸出電流必然相等意p木著它們的差-差分輸出為零并且信 號或它的諧波均不出現(xiàn)在這些周期期間的混頻器響應(yīng)中。這些周期 期間的信號的4氐消意p木著現(xiàn)在混頻器核心有-文i也將信號電流乘以由 零劃分的ls和-ls的交替序列，也在圖3中示出。所得到的ls和 -ls的占空比減小降低了混頻器的增益，從而存在增益損失和改進(jìn) 的線性之間的積J街。
頻器的晶體管被切換時(shí)的定時(shí)非常精確，但是不準(zhǔn)確是可容許的。
如果短3各周期延伸到當(dāng)開關(guān)已經(jīng):故切換并且為全部4妄通或截止的狀
態(tài)，則犧牲了增益；如果周期太短并且在生成非線性的一些周期期 間不存在短路，則非線性的減小將不太有，文。
10用于開關(guān)M7的4空制4言號可以以多種方式凈皮生成。以下描述兩 個(gè)合適的電路。在這些實(shí)例，如圖4中所示，控制電路9生成控制 M7的短路脈沖和控制混頻器核心的開關(guān)的時(shí)鐘信號。將本地振蕩 器信號LO直接施加至混頻器核心開關(guān)并且安排控制電路9響應(yīng)于 本地振蕩器信號LO并與本地振蕩器信號LO對準(zhǔn)來提供短路脈沖 也完全是可能的。
圖4示出4艮據(jù)本發(fā)明的電^各的第二實(shí)例。除了一對電感器Ll 和L2 ^皮插入互導(dǎo)體輸出(Ml和M2的漏才及端子，其當(dāng)前分別#皮標(biāo) 記為13和14 )和到混頻器核心的豐命入(如之前凈皮標(biāo)記為5和6 )之 間之外，這類似于第一實(shí)例。這克服了第一實(shí)例的潛在限制。互導(dǎo) 體可以要求大晶體管，例如，用于Ml和M2的大4冊極寬度，為了 承載基本電流而不顯著損害輸出電壓范圍。結(jié)果，與互導(dǎo)體的輸出 連才妄相關(guān)的寄生電容"皮標(biāo)記為在圖2和圖4中的Cm和Cd2并且 用虛線示出以突出它們的寄生特性)還可以變?yōu)?艮大，用于在先前 實(shí)例中描述的抵消方案以按照希望的那樣有效地運(yùn)行。當(dāng)短路開關(guān) 被閉合時(shí)，所述寄生電容器不影響兩個(gè)節(jié)點(diǎn)的短路，這是因?yàn)樵谒?們上的電荷可以很快地重新分配以允許它們的電壓變?yōu)橄嗟?，受?電流源相對小的影響。
在短路力永沖之后，晶體管M7打開并且節(jié)點(diǎn)5和6變?yōu)樵俅畏?離。需要在轉(zhuǎn)換之后進(jìn)行傳導(dǎo)的一對開關(guān)中建立信號電流，其中每 個(gè)均在短路周期結(jié)束之前立即^K載一半的偏置電流。這要求圖2中 的節(jié)點(diǎn)5和節(jié)點(diǎn)6恢復(fù)適于承載對應(yīng)信號電流的電壓，其依次要求 CD1和CD2中的每個(gè)均由對應(yīng)互導(dǎo)體輸出電流中的一部分充電。在依 賴于輸入信號的這樣的電壓恢復(fù)處理期間，所述充電電流從對應(yīng)的 導(dǎo)電開關(guān)轉(zhuǎn)移并且從理想輸出電流不能得到。從而，二次失真可能 被引入到輸出中。 .在第二實(shí)例中引入的電感器通過屏蔽Qm和Cd2與周期性短路 的混頻器核心的輸入來減輕電壓恢復(fù)問題。作為短期電流存儲器電
感器，Ll和L2中的每個(gè)均吸收在對應(yīng)的混頻器核心l命入節(jié)點(diǎn)5或 6處的電壓跳變，同時(shí)保持CD1 (當(dāng)前連接于節(jié)點(diǎn)13和地之間)和 CD2 (當(dāng)前連接于節(jié)點(diǎn)14和地之間)上的電壓在閉合M7期間基本 不變。雖然大值電感器通常更好地執(zhí)行所述電流存儲器/電壓絕緣功 能，但是當(dāng)集成電路中的螺線在被指定用于通常的無線應(yīng)用(諸如 EDGE、 WCDMA以及無線LAN)的頻率范圍處非常有效時(shí)，小電 感器(從幾毫孩吏亨至幾十毫樣i亨)可容易地識別。在集成電路實(shí)現(xiàn) 中，螺旋電感器L1和L2可以:故構(gòu)建為最大化它們之間的互感(即， 形成互感器)，以例如通過互相覆蓋地集成它們來增加用于差分輸入 電流的每個(gè)自感的有效值。
存在對于控制晶體管M7的閉合的短路脈沖的兩方面。第一方 面為所述脈沖到時(shí)鐘信號的上升和下降邊緣的對準(zhǔn)，以及第二方面 為縮短用于每個(gè)脈沖的^皮控持續(xù)時(shí)間。存在多種方式來構(gòu)建實(shí)現(xiàn)這 些要>，的電^各。
圖5a示出生成時(shí)鐘信號和短路脈沖的圖2和圖4的電路的控制 和時(shí)鐘生成電路的第一實(shí)例，其中，用于本發(fā)明目的的時(shí)鐘信號和 短路脈沖均適當(dāng)?shù)乇舜藢?zhǔn)。在圖5a中，控制和時(shí)鐘生成電路9 在它的輸入(節(jié)點(diǎn)901)處接收本地振蕩器信號LO并且在節(jié)點(diǎn)902 才是供短^各脈沖的第一輸出P!,在節(jié)點(diǎn)903處4是供第二輸出LOI用于 打開和閉合雙平4釺混頻器1的混頻器核心中的開關(guān)?？蛇x地，當(dāng)在 線性正交調(diào)制器中需要時(shí)，在節(jié)點(diǎn)卯4處提供短路脈沖的第三輸出 PQ并且在節(jié)點(diǎn)卯5處提供第四輸出LOQ用于打開和閉合第二雙平 #f混頻器的混頻器核心中的開關(guān)。
相移電路6 4皮4是供以才艮據(jù)所述LO信號在節(jié)點(diǎn)906處生成第一 信號I和在節(jié)點(diǎn)907處生成第二信號Q。 I和Q在用于切換雙平衡混頻器的希望載頻處，^旦是在相位上相互偏移，^使得I或Q的上升 和下降邊緣可以使用異或邏輯提取。用于在正交調(diào)制器中創(chuàng)建時(shí)鐘 信號的已知正交相位發(fā)生器(其中，I信號早于Q信號在標(biāo)稱上偏 移90° (周期的四分之一))可以被用于所述相移電路6。根據(jù)本發(fā) 明的一個(gè)方面，分別在其輸入節(jié)點(diǎn)卯6和907處接收信號I和Q的 同(XOR—B )邏輯門被用于檢測I的上升和下降邊》彖并且在節(jié)點(diǎn)908 處的其輸出IF中將它們轉(zhuǎn)換為下降邊緣，如圖5b所示。脈沖持續(xù) 時(shí)間電路7接收XOR—B輸出IF，檢測其下降邊緣并且提供與所述 下降邊纟彖同步的期望持續(xù)時(shí)間的月永沖的豐lr出。在圖5a所示的實(shí)例 中，脈沖持續(xù)電路7由在節(jié)點(diǎn)908處接收關(guān)于第一輸入的IF的NOR 門構(gòu)成，同時(shí)在節(jié)點(diǎn)902處的其輸出&通過兩個(gè)延遲元件(在圖5a 中示出為兩個(gè)反相器的級聯(lián))延遲，然后#^饋回NOR門(節(jié)點(diǎn) 卯9)的第二輸入，其延遲優(yōu)選地基本小于延遲元件的延遲。每個(gè)反 相器的延遲優(yōu)選地被設(shè)置為t/2，使得所得到的脈沖持續(xù)時(shí)間t是 雙平衡混頻器的+ 1狀態(tài)和-1狀態(tài)之間的預(yù)期轉(zhuǎn)換時(shí)間。為了將 P!的中心匹配至節(jié)點(diǎn)903處的時(shí)鐘信號LOI的切換轉(zhuǎn)換，相移電路 6的I輸出優(yōu)選地通過用于邊^(qū)^r測的同門(在節(jié)點(diǎn)906處4妄收關(guān) 于其第一l敘入的l以及關(guān)于另一個(gè)的邏輯一)匹配，4妻著進(jìn)4亍在脈
沖持續(xù)時(shí)間電路7中的NOR門(接收關(guān)于其第一輸入的同門的輸 出以及關(guān)于另一個(gè)的邏輯零)匹配，以及最后通過節(jié)點(diǎn)910 (延遲 元件的輸入和NOR門的輸出)和在標(biāo)稱上與脈沖持續(xù)時(shí)間電^各7 中的兩個(gè)延遲元件之一相同的節(jié)點(diǎn)卯3 (延遲元件的輸出)之間的 延遲元件來延遲。P!和在節(jié)點(diǎn)903處的時(shí)鐘信號LOI在圖5b中示 出，其中，LOI的上升邊》彖在&的上升邊^(qū)彖和下降邊^(qū)^的中心。用 于在節(jié)點(diǎn)905處生成正交時(shí)^h言號LOQ和在節(jié)點(diǎn)904處生成對應(yīng) 短路脈沖Pq的可選電路8類似于5中的那些，除了I和Q輸入的角 色交換以及同門由異或(XOR)門代替。圖6a示出控制和時(shí)鐘生成電路的第二實(shí)例。通常，它再次由相 移電路6、邊緣;險(xiǎn)測電路4和脈沖持續(xù)時(shí)間電路7構(gòu)成。它使得可
部優(yōu)點(diǎn)，z使得用于生成短路^永沖的其他硬/f牛和功率消津4 (其在無線 電頻率處非常顯著)保持為很低。圖6a中的相移電路6基于已知主 從觸發(fā)器，其三個(gè)實(shí)例分別在具有NOR門的圖6b中、在具有NAND 門的圖6c中以及采用反相器和傳輸門的圖6d中示出。主從鎖存器 本身對于本領(lǐng)于^支術(shù)人員來說當(dāng)然是已知的，并且可以看出，主鎖
存器和從鎖存器中的每個(gè)均包括由時(shí)鐘信號控制的選通部分和包括 交叉連4妻門的鎖存部分。
返回到它們在本發(fā)明中的使用，在圖6b中，例如，關(guān)于左半邊 電路的四個(gè)NOR門形成接收在節(jié)點(diǎn)601上的時(shí)鐘輸入CK和關(guān)于分 別在其差分輸入節(jié)點(diǎn)602和603處的從鎖存器(由電^各右半部分的 四個(gè)NOR門形成)Q和Qb (其還為整個(gè)觸發(fā)器的輸出)的差分輸 出的主鎖存器，并且4是供分別關(guān)于節(jié)點(diǎn)604和605的差分輸出I和 Ib。 乂人鎖存器在其，lr入節(jié)點(diǎn)604和605上接收I和Ib以及在其時(shí)鐘 輸入節(jié)點(diǎn)606上接收CK和CKb的反相。觸發(fā)器輸出到其(反相的) 輸入的反饋使它在時(shí)鐘的上升邊緣時(shí)反轉(zhuǎn)，使得觸發(fā)器的輸出Q是 在時(shí)鐘的雙倍周期或一半頻率處的方波。對稱指示除在下降時(shí)鐘邊 纟彖處、Q之前的一半時(shí)鐘周期、或反轉(zhuǎn)周期的四分之一處觸發(fā)反轉(zhuǎn) 之外，主鎖存器輸出I與Q的波形相同。圖7示出時(shí)鐘信號CK、 正交輸出Q和同相輸出I之間的定時(shí)關(guān)系。在標(biāo)準(zhǔn)正交調(diào)制器中， 本地振蕩器信號通常在載波頻率的兩倍處生成并且^皮施加至反轉(zhuǎn)觸 發(fā)器的CK輸入，并且在載波頻率處的主級的差分輸出I、 Ib、以及 乂人級的差分輸出Q、 QIW又是感興趣的信號。在這些實(shí)例中，在主鎖 存器的內(nèi)部節(jié)點(diǎn)(在607處的A和在608處的B )以及從鎖存器的 內(nèi)部節(jié)點(diǎn)(在609處的C和在610處的D )處的信號還被提供作為 相移電路的輸出，以簡化邊綿趁測和脈沖持續(xù)時(shí)間電^各的實(shí)現(xiàn)。邊續(xù)j險(xiǎn)測電-各4分別在其四個(gè)!lr入604、 605、 607和608處才妄 收I、 Ib、 A和B，并且在節(jié)點(diǎn)803處提供輸出PID，如圖8a所示。 類似地，當(dāng)需要時(shí)，邊緯d僉測電^各(見圖6a)的第二備份在其輸入 (對于圖6a中的那些的信號名稱和對應(yīng)連接被標(biāo)記在圖8a中的括 號中)處4妄收Q、 Qb、 C和D，并且提供輸出PqD。分別在圖8b和 圖8c中給出邊^(qū)4企測電3各4的實(shí)現(xiàn)的兩個(gè)實(shí)例。
圖8b中的邊緣檢測實(shí)例包括第一AND邏輯門，被連接以在 節(jié)點(diǎn)604處接收關(guān)于其第一輸入的I和在節(jié)點(diǎn)607處接收關(guān)于其第 二車命入的A,并且在節(jié)點(diǎn)801處4是供l俞出P"第二 AND門，被連 接以在節(jié)點(diǎn)605處4妄收關(guān)于其第一輸入的Ib和在節(jié)點(diǎn)608處4婁收關(guān) 于其第二輸入的B，并且在節(jié)點(diǎn)802處提供專命出P2; OR邏輯門(在 圖8b中示出為跟隨反相器緩沖器的NOR門)，被連接以在801和 802處接收分別關(guān)于其輸入的P,和P2,并且在節(jié)點(diǎn)803處提供輸出 Pid。由于相移電路輸出I僅為A的稍微延遲的反相(例如，在圖6b 中，-陂NOR門反相)，所述輸出Pi在A的上升邊桑彖上升并且在I 的對應(yīng)下降邊緣下降，否則保持為零。類似地，P2在B的上升邊緣 上升(發(fā)生在與A的下降邊緣基本相同的時(shí)間)并且在Ib的對應(yīng)下 降邊緣下降(發(fā)生在與I的上升邊緣基本相同的時(shí)間)，否則保持為 零。從而，為Pi和P2的總和(邏輯OR)的邊纟^險(xiǎn)測器輸出Pid包 :括與I的上升和下降邊》彖對準(zhǔn)的窄月永沖，也在圖7中示出。
圖8c的電路是圖8b的一個(gè)備選方案，并且提供相同功能但是 使用NOR門而不是AND門。
為了將這樣的脈沖轉(zhuǎn)換為限定的持續(xù)時(shí)間的脈沖，邊緣觸發(fā)延 遲(ETD)元件被要求用于脈沖持續(xù)時(shí)間電路7，如圖9a所示。所 述脈沖持續(xù)時(shí)間電路包括ETD電路，#1連接以在節(jié)點(diǎn)803處接收 關(guān)于其第一輸入的邊緣檢測電路輸出PID，在節(jié)點(diǎn)901處接收關(guān)于其 第二 (復(fù)位)輸入的復(fù)位信號，并且響應(yīng)于PID中的每個(gè)上升(或每個(gè)下降)邊緣在節(jié)點(diǎn)902處提供其輸出&中的邏輯1并且響應(yīng)于 在第二輸入處的每個(gè)復(fù)位信號提供&中的邏輯零；延遲電路，被連
接以在節(jié)點(diǎn)902處接收關(guān)于其輸入的&并且進(jìn)行響應(yīng)，以在節(jié)點(diǎn)901 上在其輸出處提供&的延遲副本。圖9b示出所述ETD電路的實(shí)現(xiàn) 的實(shí)例，其包括在其D輸入處接收邏輯1的D觸發(fā)器，提供第一輸 入節(jié)點(diǎn)803的其時(shí)鐘輸入、纟是供第二輸入節(jié)點(diǎn)卯l的其復(fù)位輸入、 以及在節(jié)點(diǎn)902處提供ETD輸出P！的其輸出。
雖然圖9a和圖9b中的圖給出了工作實(shí)例并且清楚地示出了脈 沖持續(xù)時(shí)間生成的第二實(shí)例的思想，但是在實(shí)際實(shí)現(xiàn)中，多種簡化 可以將邊續(xù)j險(xiǎn)測電路4和脈沖持續(xù)時(shí)間電路7結(jié)合到具有更少晶體 管的單個(gè)方法中。圖9c示出這樣的簡化的實(shí)例。提供第一NMOS 晶體管MN1，其源才及端子接_地，其棚—及端子提供用于圖6a中的邊 緣才企測電路4的第一輸入，其漏極端子連接至節(jié)點(diǎn)911;第二NMOS 晶體管MN2,其源才及端子連4I"至節(jié)點(diǎn)911,其棚4及端子提供用于4 的第二輸入，其漏才及端子連^妄至節(jié)點(diǎn)912;第三晶體管MN3，其源 極端子接地，其柵極端子提供用于4的第三輸入，以及其漏極端子 連接至節(jié)點(diǎn)913;第四晶體管MN4，其源才及端子連4妄至節(jié)點(diǎn)913， 柵極端子提供用于4的第四輸入，以及其漏極端子連接至節(jié)點(diǎn)912。 所述第一和第二輸入被用于接收圖6a中的相移電路6的A和I輸出。 使A和第一輸入成對，使I和第二輸入成對，或者反之亦然，實(shí)現(xiàn) 了相同的目標(biāo)。類似地，第三輸入和第四輸入^皮用于接收B和Ib。 還提供第一PMOS晶體管MP1，其源極端子連接至電壓源VDD， 其棚4及端子連4妄至節(jié)點(diǎn)914,以及其漏才及端子連4妾至節(jié)點(diǎn)912;第二 PMOS晶體管MP2，其源板端子連接至Vdd，其柵極端子連接至節(jié) 點(diǎn)912，其漏極端子連接至提供圖6a和圖9a的脈沖持續(xù)時(shí)間電路7 的輸出h的節(jié)點(diǎn)915，第五NMOS晶體管MN5，其源極端子4妄地， 其棚4及端子連4妄至節(jié)點(diǎn)912,以及其漏纟及端子連4妄至節(jié)點(diǎn)915;以及 第六NMOS晶體管MN6，其源4及端子接:地，其4冊極端子連接至摘二
16供圖9a和圖9b的復(fù)位輸入的節(jié)點(diǎn)916,以及其漏極端子連接至節(jié) 點(diǎn)915;第一邏輯反相器INV1，具有連接至節(jié)點(diǎn)915的其輸入以及 連接至節(jié)點(diǎn)917的其輸出；第二邏輯反相器INV2，具有連接至節(jié)點(diǎn) 917的其輸入以及連接至節(jié)點(diǎn)916的其輸出；以及第三邏輯反相器 INV3,具有連接至節(jié)點(diǎn)916的其輸入以及連接至節(jié)點(diǎn)914的其輸出。
每次，節(jié)點(diǎn)915上的輸出&從邏輯零上升到邏輯一，隨后在延 遲t ( t/2的兩倍)之后，節(jié)點(diǎn)916上升到邏輯一，使得晶體管 MN6傳導(dǎo)并復(fù)位&到邏輯零。節(jié)點(diǎn)916在t的周期期間繼續(xù)為高， 直到^的邏輯零通過延遲反相器INV1和INV2傳播，在該周期期 間，晶體管MP1導(dǎo)通，給節(jié)點(diǎn)912充電并且將其電壓Y設(shè)定到邏 輯一，同時(shí)接通MN5并斷開MP2。 一旦節(jié)點(diǎn)916使PJ艮隨至邏輯 零，MN6被斷開并且INV3的輸出上升至邏輯一，斷開MP1。只要 車lT入I、 A、 Ib以及B不在4爭:換中，經(jīng)由MN1和MN2、 MN3和 MN4以及MP1的路徑均處于高阻抗?fàn)顟B(tài)，并且在節(jié)點(diǎn)912處的存 儲在寄生電容(以虛線標(biāo)記形成為CY)上的電荷將Y保持在邏輯 一，其使&通過由MN5和MP2形成的反相器鎖定至邏輯零。跟隨 I的下降轉(zhuǎn)換的A的上升轉(zhuǎn)換或跟隨Ib (從而有了 I的上升轉(zhuǎn)換) 的下降轉(zhuǎn)換的B的上升轉(zhuǎn)換通過由于A和I為高的時(shí)間4艮短的MN1 和MN2或由于B和Ib為高的時(shí)間4艮短的MN3和MN4將節(jié)點(diǎn)912 短路至地。將912短路至地/使節(jié)點(diǎn)915通過由MP2和MN5形成的 反相器上升，其將P!設(shè)定至邏輯一，并且隨后的事件將按照已經(jīng)在 本發(fā)明段落的開始描述的那樣繼續(xù)。
在上升至邏輯一 (A下降到邏輯零)的B、隨后下降至邏輯零 的Ib、以及隨后上升到邏輯一的I之間的圖6b中的延遲是通過NOR 門的兩個(gè)反相延遲的總和。在圖9c中，上升到邏輯一的A (或B )、 下降至邏輯零的Y、以及上升至邏輯一的h之間的延遲還為通過 NOR門的兩個(gè)反相延遲的總和。從而，I的上升(以及下降)邊緣 與P!的上升(以及下降)邊緣對準(zhǔn)。從而，通過一個(gè)反相器延遲I匹配至INV1 (或INV2)以生成LOI， 4吏后者的上升邊鄉(xiāng)彖中的每個(gè) 以P！中的乂于應(yīng)月永沖的中間為中心。
在以上實(shí)例中，邊緣檢測器已經(jīng)使用了振蕩器信號的I和Q版 本。如果它們沒有一皮使用(并且不希望增加相移網(wǎng)絡(luò)以生成它們)， 控制電路可以包括僅響應(yīng)于本地振蕩器信號的單個(gè)相位的邊緣檢測 器；這將包括例如分別用于檢測本地振蕩器信號的正和負(fù)行為邊緣 并且將它們的輸出進(jìn)行OR的兩個(gè)邊緣檢測器。
在圖5至圖9中，單個(gè)結(jié)束符號中的標(biāo)準(zhǔn)邏輯和電路符號被用 于示出本發(fā)明的基本思想。然而，本領(lǐng)域技術(shù)人員應(yīng)該清楚，可以 使用差分或偽差分邏輯(其特別優(yōu)選在無線電頻率應(yīng)用中)容易地 實(shí)玉見相同思想。
權(quán)利要求
1.一種混頻器電路，包括本地振蕩器信號的源，被連接以提供本地振蕩器信號或從其獲得的本地振蕩器信號，第一信號輸入端口，具有第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，輸出端口，具有第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，開關(guān)，響應(yīng)于所述本地振蕩器信號或從其獲得的本地振蕩器信號，以在將所述第一輸入端口的所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)分別連接至所述輸出端口的所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)與將所述第一輸入端口的所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)分別連接至所述輸出端口的所述第二節(jié)點(diǎn)和所述第一節(jié)點(diǎn)之間進(jìn)行切換，其中，所述混頻器電路還包括開關(guān)，被連接以響應(yīng)于短路信號將所述第一信號輸入端口的所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)短路，所述混頻器電路還包括控制電路，響應(yīng)于所述振蕩器信號提供所述短路信號，以在將所述第一輸入端口連接至所述輸出端口的所述開關(guān)被切換期間的時(shí)段將所述第一信號輸入端口的第一端子和第二端子短路。
2. 根據(jù)權(quán)利要求1所述的混頻器電路，包括第二信號輸入端口，包括第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，第一電感器，連接于所述第二信號輸入端口的所述第一節(jié) 點(diǎn)和所述第一信號l敘入端口的所述第一節(jié)點(diǎn)之間，以及第二電感器，連接于所述第二信號輸入端口的所述第二節(jié) 點(diǎn)和所述第一信號輸入端口的所述第二節(jié)點(diǎn)之間。
3. 根據(jù)權(quán)利要求2所述的混頻器電路，其中，所述第一電感器和 所述第二電感器包括在一個(gè)互感器中。
4. 才艮據(jù)權(quán)利要求2或3所述的混頻器電路，包括第三信號輸入 端口，具有第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；以及互導(dǎo)體，；故連接以將在 那些節(jié)點(diǎn)處的信號傳送至所述第二信號輸入端口的各個(gè)節(jié)點(diǎn)。
5. 根據(jù)權(quán)利要求1所述的混頻器電路，包括第三信號輸入端口 ， 具有第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；以及互導(dǎo)體，被連接以將在那些節(jié)點(diǎn)處的信號傳送至所述第一信號輸入端口的各個(gè)節(jié)點(diǎn)。
6. 根據(jù)前述任一權(quán)利要求所述的混頻器電路，其中，所述控制電 路包括邊緣檢測器電路，響應(yīng)于所述本地振蕩器信號并且具 有表示所述本地振蕩器信號中的邊緣的輸出；以及脈沖生成電 路，響應(yīng)于該輸出以提供關(guān)于每個(gè)邊緣定時(shí)的所述短路信號中 的月永沖。
7. 根據(jù)權(quán)利要求6所述的混頻器電路，包括延遲電路，被連接 以接收所述本地振蕩器信號并且將它們延遲，使得它們的邊緣 與由所述控制電路輸出的所述脈沖一致，所得到的本地振蕩器 信號被連接以控制第 一 對和第二對的所述開關(guān)。
8. 根據(jù)權(quán)利要求7所述的混頻器電路，其中，所述脈沖生成電路 包括串聯(lián)連接的第一延遲元件和第二延遲元件，并且所述延遲 電路包括第三延遲元件，所述第一延遲元件、第二延遲元件和 第三延遲元件中的每個(gè)均提供相同的延遲。
9. 4艮據(jù)權(quán)利要求6至8中任一項(xiàng)所述的混頻器電路，包括相移 電路，被連接以接收所述本地振蕩器信號并且將它們以正交形 式提供給所述邊纟44企測器。
10. 根據(jù)權(quán)利要求9所述的混頻器電路，其中，所述混頻器電路包 括主從鎖存器，并且所述邊緣檢測器對所述鎖存器的主和從部 分之一 的鎖存部分的，命出以及所述鎖存器的主和/人部分之一 的選通部分的豐#出進(jìn)4亍響應(yīng)。
11. 根據(jù)前述任一權(quán)利要求所述的混頻器電路，其中，連接所述第 一輸入端口和所述輸出端口的所述開關(guān)包括第一對開關(guān)，被連接以將所述第一信號輸入端口的所述第 一節(jié)點(diǎn)處的信號交替地且分別地切換至所述輸出端口的所述 第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)，以及第二對開關(guān)，被連接以將所述第一信號輸入端口的所述第二節(jié)點(diǎn)處的信號交^#地且分別地切:換至所述輸出端口的所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)。
12. —種包括根據(jù)前述任一權(quán)利要求所述的混頻器電路的調(diào)制器。
13. —種包括根據(jù)權(quán)利要求1至12中任一項(xiàng)所述的混頻器電路的 解調(diào)器。
14. 一種混頻信號的方法，包"fe:提供本地振蕩器信號；響應(yīng)于所述本地振蕩器信號，將輸入端口的第 一節(jié)點(diǎn)處的 信號交替地切換至輸出端口的第 一節(jié)點(diǎn)和第二節(jié)點(diǎn)，并且響應(yīng) 于所述本地振蕩器信號，將所述輸入端口的所述第二節(jié)點(diǎn)處的 信號交替地切換至所述輸出端口的所述第一節(jié)點(diǎn)和所述第二 節(jié)點(diǎn)，所述輸出端口的所述第 一節(jié)點(diǎn)交替地從所述輸入端口的 所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)接收信號，并且所述輸出端口的 所述第二節(jié)點(diǎn)交替地從所述l命入端口的所述第 一 節(jié)點(diǎn)和所述 第二節(jié)點(diǎn)接收信號，以及在所述輸入端口處的信號在所述輸出端口的所述第 一節(jié) 點(diǎn)和所述第二節(jié)點(diǎn)之間被切換期間的時(shí)段將所述輸入端口的 所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)短路。
全文摘要
提供一種具有將信號輸入連接至混頻器核心的短路開關(guān)的雙平衡混頻器。定時(shí)器電路提供脈沖以閉合開關(guān)，從而短路當(dāng)混頻器核心的開關(guān)被切換時(shí)的時(shí)刻的那些輸入。這樣做是因?yàn)樵谀切r(shí)刻在輸出中產(chǎn)生非線性分量，并且從而如果信號輸入在那些時(shí)刻被短路，非線性分量可以被去除。
文檔編號H03D7/14GK101617468SQ200880003879
公開日2009年12月30日 申請日期2008年2月8日 優(yōu)先權(quán)日2007年2月9日
發(fā)明者迪米特里奧斯·菲利波斯·帕帕佐普洛斯, 黃秋庭 申請人:Acp尖端電路鉆研股份公司