專利名稱：可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器及其控制方法
技術領域：
本發(fā)明有關一種包含連續(xù)逼近寄存器(Successive Approximation Register ； SAR)的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器(Analog to Digital Converter ;ADC)，特別是關于一種可切換 位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器及其控制方法。
背景技術：
圖1是已知SAR ADC的方塊圖，包括取樣電路(Sample and Hold Circuit ；S/H) 12、比較器14、數(shù)字轉(zhuǎn)模擬轉(zhuǎn)換器(Digital-to-Analog Converter ；DAC) 18以及連續(xù)逼 近控制邏輯單元16，以二分搜索(Binary Search)的方式對所取樣的模擬輸入作連續(xù)逼 近。ADC 10的動作始于取樣階段(Sampling Phase)，在取樣階段期間，取樣電路12將 模擬輸入Vin完整地取樣存取，接著，ADC 10進入位循環(huán)階段(Bit-cycling Phase)，決定數(shù) 字碼輸出的轉(zhuǎn)換。圖2以一 3位(bit)的SAR ADC為例，配合圖1說明二分搜索如何完成連 續(xù)逼近。在位循環(huán)階段開始時，連續(xù)逼近控制邏輯單元16先將輸入DAC 18的最高(第一) 位(Most-significant Bit ；MSB) B2設定為1 (邏輯高準位)，第二及第三位B^ B。為0(邏 輯低準位)，使DAC 18的類比輸出VDAC為Vref/2，此時將類比輸出VDAC與模擬輸入Vin作 比較，類比輸出VDAC小于模擬輸入Vin，比較器輸出為0，連續(xù)逼近控制邏輯單元16決定第 一位B2的值為1 ；接著，連續(xù)逼近控制邏輯單元16維持第一位B2為1，將第二位B1由0設 為1，第三位B。仍設為0，此時類比輸出VDAC為(Vref/2) + (Vref/4)，大于模擬輸入Vin，比 較器14輸出結(jié)果為1，第二位B1被決定為0 ；最后，連續(xù)逼近控制邏輯單元16將第三位Btl 設為1，此時類比輸出VDAC為(Vref/2) + (Vref/8)，小于模擬輸入Vin，比較器14輸出結(jié)果 為0，決定第三位Btl為1，轉(zhuǎn)換模擬輸入的電位值Vin產(chǎn)生的對應數(shù)字碼輸出B。ut為101，結(jié) 束位循環(huán)階段。圖3為已知12-bit的ADC示意圖，通常內(nèi)建在微控制器中，取樣及DAC電路22是 以電容陣列組成的電容式數(shù)字轉(zhuǎn)模擬轉(zhuǎn)換器(CDAC)實現(xiàn)，提供取樣以及數(shù)字轉(zhuǎn)模擬的功 能，連續(xù)逼近控制邏輯單元20以信號DA[11:0]控制取樣及DAC電路22中的開關SWll SWO。圖3的每一開關SWll SWO實際上是以兩個開關實現(xiàn)的，參照圖4，例如開關SWll由 開關SWlIA和開關SWlIB組成，皆由信號DA[11]控制，當DA[11] = 0時，開關SWllA關上 而開關SWllB開路，反之當DA[11] = 1時，開關SWllA開路而開關SWllB關上，換言之，取 樣及DAC電路22中的各個電容不是連接至Vref+就是連接至Vrn，Vrn在取樣階段時連接 至模擬輸入Vin，在位循環(huán)階段時則連接至Vref-。在這種架構(gòu)下，當要以12-bit的ADC做 較低解析度轉(zhuǎn)換時，雖然將電路內(nèi)節(jié)點電位充放到位的準確度要求降為8-bit解析度可減 少些許時間，但12-bit的電容陣列總電容值仍是固定的(CTOm = 2nC，N = 12)，轉(zhuǎn)換時的充 放電時間仍受此一大電容限制，例如電動自行車對ADC解析度的需求僅為8-bit，但要求高 轉(zhuǎn)換速度，目前的內(nèi)建ADC便難以滿足此類需求。美國專利第7265708號提出一種重組排列ADC內(nèi)部電容陣列的電容，以獲得期望的電容值來達成所需的解析度的方法，但這種方法的電路控制甚為復雜，需付出較大的晶 片面積，成本也相應提高。

發(fā)明內(nèi)容
本發(fā)明的目的之一，在于提出一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器。本發(fā)明的目的之一，在于提出一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器的控制方 法。根據(jù)本發(fā)明，一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器包括取樣及數(shù)字轉(zhuǎn)模擬電 路，提供取樣及數(shù)字轉(zhuǎn)模擬的功能，包括由多個并聯(lián)的電容以及多個串聯(lián)每一所述電容的 開關組成的電容陣列，取樣模擬輸入而產(chǎn)生第一電位，比較器將所述取樣及數(shù)字轉(zhuǎn)模擬電 路上的第二電位與所述第一電位相比較，產(chǎn)生比較結(jié)果，以及連續(xù)逼近控制邏輯單元，控制 所述電容陣列中所述這些開關的切換，并根據(jù)所述比較結(jié)果獲得所述模擬輸入的對應數(shù)字 碼，其中，所述連續(xù)逼近控制邏輯單元根據(jù)一位解析度選擇信號調(diào)整其取樣和位循環(huán)階段 的時間，并控制所述這些開關的切換，使所述這些電容處于第一連接狀態(tài)、第二連接狀態(tài)或 無效狀態(tài)。根據(jù)本發(fā)明，一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器的控制方法，所述模擬轉(zhuǎn) 數(shù)字轉(zhuǎn)換器包括取樣及數(shù)字轉(zhuǎn)模擬電路，所述取樣及數(shù)字轉(zhuǎn)模擬電路包括由多個并聯(lián)的電 容以及多個串聯(lián)每一所述電容的開關組成的電容陣列，所述控制方法包括根據(jù)一位解析度 選擇信號調(diào)整取樣階段時間和位循環(huán)階段時間，切換所述這些開關，使部分的所述這些電 容處于無效狀態(tài)，取樣模擬輸入而產(chǎn)生第一電位，切換所述這些開關，使其他的所述這些電 容處于第一連接狀態(tài)或第二連接狀態(tài)，以在所述取樣及數(shù)字轉(zhuǎn)模擬電路上產(chǎn)生第二電位， 比較所述第一電位及所述第二電位，產(chǎn)生比較結(jié)果，以及根據(jù)所述比較結(jié)果，決定所述模擬 輸入對應的數(shù)字碼。其中，所述這些電容在所述無效狀態(tài)時被浮置、短路或連接到任意其他電壓。變化 地，更包括以電阻串以及解碼器組成的電阻式數(shù)字轉(zhuǎn)模擬電路，連接所述連續(xù)逼近控制邏 輯單元以及所述電容陣列。


圖1是已知SAR ADC的方塊圖；圖2繪示3-bit的SAR ADC如何以二分搜索完成連續(xù)逼近；圖3是已知12-bit SAR ADC的示意圖；圖4是圖3中開關SWll的實際組成示意圖；圖5是本發(fā)明第一實施例以最大位(12-bit)工作時的示意圖；圖6是圖5的實施例切換成ΙΟ-bit時的示意圖；圖7為本發(fā)明第一實施例的時序圖；圖8是本發(fā)明的第二實施例以最大位工作時的示意圖；圖9是圖8的實施例切換成ΙΟ-bit時的示意圖；圖10是本發(fā)明第三實施例以最大位工作時的示意圖；圖11是圖10的實施例切換成ΙΟ-bit時的示意圖12是根據(jù)本發(fā)明的取樣及DAC電路一實施例的示意圖；圖13是根據(jù)本發(fā)明的取樣及DAC電路另一實施例的示意圖；以及圖14是根據(jù)本發(fā)明的取樣及DAC電路又一實施例的示意圖。附圖標號10 ADC12取樣電路14 比較器16連續(xù)逼近控制邏輯單元18 DAC20連續(xù)逼近控制邏輯單元22取樣及DAC電路24 比較器30連續(xù)逼近控制邏輯單元32取樣及DAC電路34 比較器40連續(xù)逼近控制邏輯單元42 比較器44解碼器46取樣及DAC電路48 電阻串50連續(xù)逼近控制邏輯單元52 電阻串54解碼器56取樣及DAC電路58 比較器
具體實施例方式本發(fā)明提出一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器及其控制方法，圖5是根據(jù)本發(fā)明第一實施例的示意圖，為方便說明，本說明書中皆以12-bit SARADC切換為10-bit 舉例說明。在圖5的實施例中，以電容陣列組成的電容式數(shù)字轉(zhuǎn)模擬轉(zhuǎn)換器(CDAC)實現(xiàn)的 取樣及DAC電路32連接連續(xù)逼近控制邏輯單元30和比較器34，位解析度選擇信號由腳位 BITSEL輸入，當腳位BITSEL被設定為0時，ADC以最大位數(shù)工作，連續(xù)逼近控制邏輯單元 30以信號DA [11:0]控制取樣及DAC電路32中開關SWll SWO的切換，換言之，各電容僅 有兩種狀態(tài)，不是連接至Vref+就是連接至Vrn。在取樣階段期間，開關SWA及SWB導通，開 關SWC開路，Vrn連接至模擬輸入Vin，所有電容的另一端則與比較器34的正輸入端共同連 接節(jié)點P，類比接地電位AGND經(jīng)由開關SWB提供給節(jié)點P，節(jié)點P處的電位以VP表示，取樣 階段結(jié)束時，取樣及DAC電路32兩端的電壓差為(Vin-AGND) ；ADC進入位循環(huán)階段時，開關 SffA及SWB開路，開關SWC導通，并經(jīng)由連續(xù)逼近控制邏輯單元30送出信號DA[11:0]，切換開關SWl 1 SWO，依照電荷守恒原理，正輸入端P處的電位VP為AGND+ Δ V，其中Δ V因開關 Sffll SWO使各電容連接的電位不同而改變，比較器34比較輸出的結(jié)果決定開關SWll SffO的連接電位，在位循環(huán)階段結(jié)束時使Δ V最接近0，換言之，此時的VP最接近AGND，因而 決定模擬輸入Vin相對的數(shù)字碼Dout，并由連續(xù)逼近控制邏輯單元30輸出。通過電荷守恒 原理獲得模擬輸入的相對數(shù)字碼為已知技術，所屬領域的技術人員應當知曉。而當腳位BITSEL被設定為1時，如圖6所示，ADC由12_bit切換為10_bit，連續(xù) 逼近控制邏輯單元30以信號DAS [11]和DAS [10]將最高位電容2048C及次高位電容1024C 浮置(floating)而無效，并調(diào)整取樣階段時間及位循環(huán)階段時間。參照圖4，在本實施例 中，信號DAS[11]將構(gòu)成開關11的開關SWllA及SWllB都開路，信號DAS[10]亦然，電容 2048C及1024C在整個ADC的轉(zhuǎn)換過程中維持浮置，因此在連續(xù)逼近的過程中，節(jié)點P處的 電位VP與電容2048C及電容1024C無關，此時取樣及DAC電路32等效于ΙΟ-bit的CDAC， 整個ADC的解析度下降為10-bit。本發(fā)明提出的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器通過增加一信號控制連接至電容陣列的開關，使 電容陣列中的電容除了原先的第一連接狀態(tài)(Vref+)和第二連接狀態(tài)(Vrn)外，增加了無 效狀態(tài)，因此可使電容陣列等效的CDAC的位數(shù)數(shù)目降低，因而實現(xiàn)另一解析度位數(shù)的模擬 轉(zhuǎn)數(shù)字轉(zhuǎn)換器。ADC完成一筆模擬輸入轉(zhuǎn)換所需的時間為取樣階段時間加上位循環(huán)階段時間。位 循環(huán)階段時，對N-bit ADC的電容陣列兩端電位充放電時間的計算式如下T = 0. 69 *(N+l)*Req*Ceq 式 1其中，Req和Ceq分別表示電容陣列在充放電路徑上的等效電阻及電容。在圖6的實施例中，ADC解析度的降低是通過降低ADC內(nèi)部DAC的解析度達成，因 此在解析度由12-bit降低為ΙΟ-bit時，除了其位循環(huán)的逼近次數(shù)由12降為10以外，電位 充放到位所要求的解析度降低且最大位所需充放電的電容數(shù)目減少，使得位循環(huán)的時間亦 明顯縮短。取樣階段所需時間的公式如下取樣時間(Sampling)= (N+l) X (1η2) X τ , τ = RXC 式 2由式2可知取樣時間與電容值成正比，因此，與12-bit運算相比，本實施例在 ο-bit運算時不但減少了位循環(huán)時的逼近次數(shù)、減少每次逼近時所需的充放電時間(Tadici < Tad12),取樣時的等效電容C^1亦降低為為原本的四分之一，更縮短了取樣階段所需的時 間。圖7為本發(fā)明第一實施例的時序圖，可以看出整體轉(zhuǎn)換時間明顯減少。圖8是本發(fā)明的第二實施例的示意圖，是以電阻串48組成的電阻式數(shù)字轉(zhuǎn)模擬 轉(zhuǎn)換器(RDAC)，以及包含電容陣列的取樣及DAC電路46混合實現(xiàn)12-bit SAR ADC。在本 實施例中，以電阻串48構(gòu)成的RDAC為最高位成份(Most-significant Bits ；MSBs)，取樣 及DAC電路46構(gòu)成的CDAC為最低位成份(Least-significant Bits ；LSBs)。使用者通過 控制腳位BITSEL選擇ADC的解析度，當腳位BITSEL為0時，ADC以最大解析度工作，在取 樣階段期間，開關SWA及SWB導通，開關SWC及SWD開路，此時所有電容的一端Vrn連接至 模擬輸入Vin，電位AGND連接至比較器42的正輸入端，并通過節(jié)點P連接所有電容的另一 端，取樣及DAC電路46將模擬輸入Vin完整地取樣存取，在取樣階段結(jié)束時，取樣及DAC電 路46兩端的電位為(Vin-AGND)。接著，ADC進入位循環(huán)階段，此時開關SWA及SWB開路而 開關SWC及SWD導通連接至電阻串48，連續(xù)逼近控制邏輯單元40送出信號DA[11:6]控制解碼器44選擇電阻串48上的電位連接至取樣及DAC電路46中電容的一端，待電阻串48解出MSBs之后，連續(xù)逼近控制邏輯單元40再切換取樣及DAC電路46中開關SW5 SWO的 連接，并經(jīng)比較器42比較輸出的結(jié)果，決定開關SW5 SWO的連接電位使節(jié)點P的電壓VP 最接近電壓AGND，此時連接電阻串48的解碼器44與取樣及DAC電路46的輸入碼(input code)DA[ll:0]即為模擬輸入Vin相對的數(shù)字碼，并由連續(xù)逼近邏輯單元40輸出。當BITSEL = 1時，如圖9所示，連續(xù)逼近控制邏輯單元40以信號DAS [5]和DAS [4]將取樣及DAC電路46中的開關SW5及SW4開路，使電容32C和電容16C浮置而處于無效狀 態(tài)，因此在ADC連續(xù)逼近的過程中，電壓VP與電容32C及電容16C無關，此時的取樣及DAC 電路46等效為4-bit的DAC，因此整體而言，ADC的解析度切換成10-bit。圖10是根據(jù)本發(fā)明的第三實施例的示意圖，改以包含電容陣列的取樣及DAC電路 56作為MSBs，電阻串52作為LSBs，利用控制腳位BITSEL選擇ADC的解析度。在BITSEL = 0時，ADC以最大位數(shù)工作，在取樣階段期間，開關SWA、SWB及SWDA導通，開關SWC及SWD開 路，此時所有電容的一端Vrn連接至模擬輸入Vin，另一端經(jīng)由節(jié)點P連接至比較器58輸入 正端的電位AGND，取樣及DAC電路56取樣存取模擬輸入Vin，取樣階段結(jié)束時，取樣及DAC 電路56兩端電位為(Vin-AGND)，接著ADC進入位循環(huán)階段，此時開關SWA及SWB開路，開關 SffC及SWD分別導通并連接至Vref+及Vref-，此外，最末端的電容IC于ADC轉(zhuǎn)換MSBs時 通過開關SWDA連接至Vref-，連續(xù)逼近控制邏輯單元50送出信號DA[11:6]切換電容陣列 56中開關SWll SW6，并經(jīng)比較器58比較輸出的結(jié)果決定SWll SW6的連接電位，取樣及 DAC電路56完成MSBs的轉(zhuǎn)換后，電阻串52構(gòu)成的RDAC繼續(xù)完成位循環(huán)階段，此時取樣及 DAC電路56最末端的電容IC的一端連接節(jié)點P，另一端經(jīng)由開關SWDA以及信號DA[5 0]對 解碼器54的控制，連接至電阻串52上的電位。由于位循環(huán)過程中連接的電位不同，依電荷 守恒原理，節(jié)點P處的電壓VP會改變?yōu)锳GND+ Δ V,位循環(huán)階段結(jié)束時，會使Δ V最接近0而 VP最接近AGND，此時連接電阻串52的解碼器54與取樣及DAC電路56的輸入碼DA[11:0] 即為模擬輸入Vin相對的數(shù)字碼，并由連續(xù)逼近控制邏輯單元50輸出。在BITSEL= 1時，如圖11所示，信號DAS [11]和信號DAS [10]將開關SWll和SWlO 開路，使電容32C及電容16C浮置而無效，因此在ADC連續(xù)逼近的過程中，節(jié)點P處的電位 VP與電容64C及電容32C無關，此時的取樣及DAC電路56等效于4_bit的CDAC，因此對整 體ADC而言其解析度也已改變?yōu)?0-bit。參照圖5，除了將電容浮置以外，還有許多方法可以將電容切換成無效狀態(tài)，圖12 至14繪示將取樣及DAC電路32切換成ΙΟ-bit的CDAC的各實施例。如圖12所示，開關SWIPHSWO的切換和已知技術相同，受信號DA[11]…DA W]控 制，僅有切換連接到電壓Vref+和Vrn兩種狀態(tài)，但在每一電容連接到節(jié)點P的路徑上增 設開關SWl 1C、SWlOC…SWlC和SWOC，受信號DAS [11]和信號DAS [10]控制而開路，使電容 2048C 和 1024C 無效。圖13繪示取樣及DAC電路32的另一實施例，當解析度由12_bit切換成10_bit 時，開關SWllC和SWlOC受控切換而連接任意其他電位AGND2，使電容2048C和1024C在取 樣及DAC電路32中無效。圖14繪示取樣及DAC電路32的又一實施例，當解析度由12_bit切換成10_bit 時，開關SW11C、SfflU SfflOC以及SWlO受控切換使電容2048C和1024C短路，對于整體CDAC而言，電容2048C和1024C不存在，此時取樣及DAC電路32所構(gòu)成的CDAC的解析度為 10-bit。在其他實施例中，參照圖6，亦可以將開關SWll SWlO由浮置改為切換連接至任意其他電壓，或者，參照圖14，切換開關SWl 1C、Sffl 1、SfflOC以及SWlO使電容2048C和1024C 短路并連接到任意其他電壓。本發(fā)明通過將電容陣列中的電容以控制邏輯單元切換成無效，達到改變電容陣列 所構(gòu)成的CDAC的解析度，因而調(diào)整整體ADC的解析度。以上對于本發(fā)明的較佳實施例所作的敘述為闡明的目的，而無意限定本發(fā)明精確 地為所揭露的形式，基于以上的教導或從本發(fā)明的實施例學習而作修改或變化是可能的， 實施例為解說本發(fā)明的原理以及讓所屬領域的技術人員以各種實施例利用本發(fā)明在實際 應用上而選擇及敘述，本發(fā)明的技術思想企圖由以下的權利要求及其均等來決定。
權利要求
一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器包括取樣及數(shù)字轉(zhuǎn)模擬電路，提供取樣及數(shù)字轉(zhuǎn)模擬的功能，包括由多個并聯(lián)的電容以及多個串聯(lián)每一所述電容的開關組成的電容陣列，取樣模擬輸入而產(chǎn)生第一電位；比較器，將所述取樣及數(shù)字轉(zhuǎn)模擬電路上的第二電位與所述第一電位相比較，產(chǎn)生比較結(jié)果；以及連續(xù)逼近控制邏輯單元，控制所述電容陣列中所述這些開關的切換，并根據(jù)所述比較結(jié)果獲得所述模擬輸入的對應數(shù)字碼；其中，所述連續(xù)逼近控制邏輯單元根據(jù)一位解析度選擇信號調(diào)整取樣階段和位循環(huán)階段的時間，并切換所述這些開關，使所述這些電容處于第一連接狀態(tài)、第二連接狀態(tài)或無效狀態(tài)。
2.如權利要求1所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述這些電容在所述無效狀 態(tài)時被浮置。
3.如權利要求1所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述這些電容在所述無效狀 態(tài)時被短路。
4.如權利要求1所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述這些電容在所述無效狀 態(tài)時被連接到任意其他電壓。
5.如權利要求1所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述這些處于無效狀態(tài)的電 容包括所述電容陣列的最高位電容。
6.如權利要求1所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器更包括電阻串；以及解碼器，連接所述連續(xù)逼近控制邏輯單元、所述電阻串以及所述電容陣列。
7.如權利要求6所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述電阻串為所述模擬轉(zhuǎn)數(shù) 字轉(zhuǎn)換器的最高位成份。
8.如權利要求6所述的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器，其特征在于，所述電容陣列為所述模擬轉(zhuǎn) 數(shù)字轉(zhuǎn)換器的最高位成份。
9.一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器的控制方法，其特征在于，所述模擬轉(zhuǎn)數(shù) 字轉(zhuǎn)換器包括取樣及數(shù)字轉(zhuǎn)模擬電路，所述取樣及數(shù)字轉(zhuǎn)模擬電路包括由多個并聯(lián)的電容 以及多個串聯(lián)每一所述電容的開關組成的電容陣列，所述控制方法包括下列步驟根據(jù)一位解析度選擇信號調(diào)整取樣階段和位循環(huán)階段的時間； 切換所述這些開關，使部分的所述這些電容處于無效狀態(tài)； 取樣模擬輸入而產(chǎn)生第一電位；切換所述這些開關，使其他的所述這些電容處于第一連接狀態(tài)或第二連接狀態(tài)，以在 所述取樣及數(shù)字轉(zhuǎn)模擬電路上產(chǎn)生第二電位；比較所述第一電位及所述第二電位，產(chǎn)生比較結(jié)果；以及 根據(jù)所述比較結(jié)果決定所述模擬輸入對應的數(shù)字碼。
10.如權利要求9所述的控制方法，其特征在于，所述切換所述這些開關，使部分的所 述這些電容處于無效狀態(tài)的步驟包括浮置部分的所述這些電容。
11.如權利要求9所述的控制方法，其特征在于，所述切換所述這些開關，使部分的所 述這些電容處于無效狀態(tài)的步驟包括短路部分的所述這些電容。
12.如權利要求9所述的控制方法，其特征在于，所述切換所述這些開關，使部分的所 述這些電容處于無效狀態(tài)的步驟包括將部分的所述這些電容連接到任意其他電壓。
13.如權利要求9所述的控制方法，其特征在于，所述切換所述這些開關，使部分的所 述這些電容處于無效狀態(tài)的步驟包括使所述電容陣列的最高位電容處于無效狀態(tài)。
全文摘要
提供一種可切換位解析度的模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器及其控制方法，所述模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器包括取樣及數(shù)字轉(zhuǎn)模擬電路以及連續(xù)逼近控制邏輯單元，所述連續(xù)逼近控制邏輯單元根據(jù)位解析度選擇信號調(diào)整取樣階段和位循環(huán)階段的時間，并使所述取樣及數(shù)字轉(zhuǎn)模擬電路中部分的電容無效化，因而切換所述模擬轉(zhuǎn)數(shù)字轉(zhuǎn)換器的位解析度。
文檔編號H03M1/12GK101800549SQ20091000713
公開日2010年8月11日 申請日期2009年2月9日 優(yōu)先權日2009年2月9日
發(fā)明者彭士豪, 楊昭锜 申請人:義隆電子股份有限公司