專利名稱：：抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及的是一種用于集成電路
技術(shù)領(lǐng)域：
的D觸發(fā)器，特別是一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。
背景技術(shù)：
：使用在航空、航天等領(lǐng)域的集成電路，單粒子效應(yīng)是一種主要的輻射效應(yīng)。D觸發(fā)器是時(shí)序邏輯電路中最常見的單元之一，D觸發(fā)器占ASIC(專用集成電路)芯片總面積的比例可以達(dá)到20_40%。對(duì)于當(dāng)代的集成電路，影響D觸發(fā)器的單粒子效應(yīng)主要有單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖。因此，對(duì)D觸發(fā)器進(jìn)行抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖加固，能夠有效的提高整個(gè)芯片和系統(tǒng)的抗輻射性能。經(jīng)對(duì)現(xiàn)有技術(shù)的文獻(xiàn)檢索發(fā)現(xiàn)，J.M.Rabaey等在《DigitalIntegratedCircuits:ADesignPerspective,SecondEdition》(數(shù)字集成電路-電路、系統(tǒng)與設(shè)計(jì)(第二版))(2004年10月出版，第243頁)一書中提出主從型正沿觸發(fā)D觸發(fā)器電路。該電路使用多路開關(guān)和反饋環(huán)構(gòu)成。其不足在于沒有進(jìn)行任何抗輻射加固設(shè)計(jì)，對(duì)于單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的抵御能力很弱。檢索中還發(fā)現(xiàn)，D.G.Mavis等在《Proc.IEEEReliabilityPhysicsSymp.》(IEEE可靠性物理年會(huì)論文集)(2002年第216-225頁)上發(fā)表的"Softerrorratemitigationtechniquesformodernmicrocircuits，，(當(dāng)代微電子電路的軟錯(cuò)誤率消除技術(shù))，該文中提出時(shí)間采樣D觸發(fā)器電路。該電路在鎖存數(shù)據(jù)的反饋環(huán)中引入了延遲和表決電路，因而具備強(qiáng)于未經(jīng)抗輻射加固D觸發(fā)器數(shù)倍的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖性能。其不足在于使用了較多的延遲和表決電路，造成單元面積有較大的增加。
發(fā)明內(nèi)容本發(fā)明的目的在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，它能夠在需要較高抗輻射性能的應(yīng)用場合替代未經(jīng)抗輻射加固的D觸發(fā)器，使D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖性能達(dá)到和時(shí)間采5樣D觸發(fā)器同樣的水平，同時(shí)單元面積增加少于時(shí)間采樣D觸發(fā)器且工作速度優(yōu)于時(shí)間采樣D觸發(fā)器。本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的，本發(fā)明包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器。本發(fā)明提出的D觸發(fā)器頂層對(duì)外有兩個(gè)輸入端子和一個(gè)輸出端子。兩個(gè)輸入端子依次為時(shí)鐘輸入信號(hào)CLK和數(shù)據(jù)輸入信號(hào)D，輸出端子為數(shù)據(jù)輸出信號(hào)Q。多路開關(guān)有三個(gè)輸入端子和一個(gè)輸出端子，三個(gè)輸入端子依次為VIN0，VIN1和VSELECT，輸出端子為V0UT。VSELECT是選擇信號(hào)，選擇兩個(gè)輸入信號(hào)VINO和VINl之一輸出到V0UT。多路開關(guān)用于構(gòu)成鎖存數(shù)據(jù)的反饋環(huán)。延遲電路有三個(gè)輸入端子和一個(gè)輸出端子，三個(gè)輸入端子依次為VIN，VBIASP和VBIASN，輸出端子為VOUT。VBIASP和VBIASN是偏置電壓信號(hào)，決定了從VIN到V0UT的延遲。延遲電路用于產(chǎn)生延遲形式的信號(hào)。保護(hù)門電路有兩個(gè)輸入端子和一個(gè)輸出端子，兩個(gè)輸入端子依次為VINO和VIN1，輸出端子為V0UT。VINO和VINl兩個(gè)輸入信號(hào)經(jīng)過類似表決的機(jī)制產(chǎn)生輸出信號(hào)V0UT。保護(hù)門電路用于過濾輸入信號(hào)上的電壓瞬態(tài)波動(dòng)。在D觸發(fā)器的反饋環(huán)中，數(shù)據(jù)輸入信號(hào)D和它被延遲的形式一起進(jìn)入保護(hù)門電路，保護(hù)門電路輸出的信號(hào)過濾了數(shù)據(jù)輸入信號(hào)D上的寬度不大于延遲電路延遲的電壓瞬態(tài)波動(dòng)。本發(fā)明時(shí)鐘輸入信號(hào)CLK接第一個(gè)反相器的輸入端子，第一個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的輸入端子VSELECT，數(shù)據(jù)輸入信號(hào)D接第一個(gè)多路開關(guān)的輸入端子VIN1，第一個(gè)多路開關(guān)的輸出端子VOUT接第一個(gè)延遲電路的輸入端子VIN和第一個(gè)保護(hù)門電路的輸入端子VINO，偏置電壓輸入信號(hào)VBIASP接第一個(gè)延遲電路的輸入端子VBIASP，偏置電壓輸入信號(hào)VBIASN接第一個(gè)延遲電路的輸入端子VBIASN，第一個(gè)延遲電路的輸出端子VOUT接第一個(gè)保護(hù)門電路的輸入端子VIN1，第一個(gè)保護(hù)門電路的輸出端子VOUT接第二個(gè)反相器的輸入端子，第二個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的輸入端子VINO和第二個(gè)多路開關(guān)的輸入端子VIN1，時(shí)鐘輸入信號(hào)CLK接第二個(gè)多路開關(guān)的輸入端子VSELECT，第二個(gè)多路開關(guān)的輸出端子VOUT接第二個(gè)延遲電路的輸入端子VIN和第二個(gè)保護(hù)門電路的輸入端子VINO，偏置電壓輸入信號(hào)VBIASP接第二個(gè)延遲電路的輸入端子VBIASP，偏置電壓輸入信號(hào)VBIASN接第二個(gè)延遲電路的輸入端子VBIASN，第二個(gè)延遲電路的輸出端子V0UT接第二個(gè)保護(hù)門電路的輸入端子VIN1，第二個(gè)保護(hù)門電路的輸出端子V0UT接第三個(gè)反相器的輸入端子，第三個(gè)反相器的輸出端子接第二個(gè)多路開關(guān)的輸入端子VINO和數(shù)據(jù)輸出信號(hào)Q。所述的兩個(gè)多路開關(guān)具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括兩個(gè)麗OS(N型金屬-氧化物-半導(dǎo)體場效應(yīng)管)管、兩個(gè)PMOS(P型金屬-氧化物-半導(dǎo)體場效應(yīng)管)管和一個(gè)反相器。N0DE1是多路開關(guān)內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)NM0S管和第一個(gè)PMOS管源、漏極相連，相連的源極接VIN1端子，相連的漏極接VOUT端子。第一個(gè)麗OS管的柵極接VSELECT端子，襯底接地。第一個(gè)PMOS管的柵極接節(jié)點(diǎn)N0DE1，襯底接電源VDD。第二個(gè)麗0S管和第二個(gè)PM0S管源、漏極相連，相連的源極接VINO端子，相連的漏極接VOUT端子。第二個(gè)NMOS管的柵極接節(jié)點(diǎn)N0DE1，襯底接地。第二個(gè)PMOS管的柵極接VSELECT端子，襯底接電源VDD。反相器的輸入接VSELECT端子，輸出接節(jié)點(diǎn)N0DE1。所述的兩個(gè)延遲電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括六個(gè)麗0S管和六個(gè)PM0S管。N0DE1、N0DE2、N0DE3、N0DE4、N0DE5、N0DE6和N0DE7是延遲電路內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)麗0S管的漏極接節(jié)點(diǎn)N0DE1，柵極接VBIASN端子，源極和襯底接地。第二個(gè)麗0S管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN端子，源極接節(jié)點(diǎn)N0DE1，襯底接地。第三個(gè)麗0S管的漏極接節(jié)點(diǎn)N0DE4，柵極接節(jié)點(diǎn)N0DE2，源極接節(jié)點(diǎn)N0DE1，襯底接地。第一個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE3，柵極接VBIASP端子，源極和襯底接電源VDD。第二個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN端子，源極接節(jié)點(diǎn)N0DE3，襯底接電源VDD。第三個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE4，柵極接節(jié)點(diǎn)N0DE2，源極接節(jié)點(diǎn)N0DE3，襯底接電源VDD。第四個(gè)NM0S管的漏極接節(jié)點(diǎn)N0DE5，柵極接VBIASN端子，源極和襯底接地。第五個(gè)麗OS管的漏極接節(jié)點(diǎn)N0DE6，柵極接節(jié)點(diǎn)N0DE4，源極接節(jié)點(diǎn)N0DE5，襯底接地。第六個(gè)醒0S管的漏極接VOUT端子，柵極接節(jié)點(diǎn)N0DE6，源極接節(jié)點(diǎn)N0DE5，襯底接地。第四個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE7，柵極接VBIASP端子，源極和襯底接電源VDD。第五個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE6，柵極接節(jié)點(diǎn)N0DE4，源極接節(jié)點(diǎn)N0DE7，襯底接電源VDD。第六個(gè)PM0S管的漏極接VOUT端子，柵極接節(jié)點(diǎn)N0DE6，源極接節(jié)點(diǎn)N0DE7，襯底接電源VDD。7所述的兩個(gè)保護(hù)門電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括:兩個(gè)函0S管和兩個(gè)PMOS管。N0DE1和N0DE2是保護(hù)門電路內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)麗OS管的漏極接節(jié)點(diǎn)N0DE1，柵極接VIN1端子，源極和襯底接地。第二個(gè)麗OS管的漏極接端子VOUT，柵極接VINO端子，源極接節(jié)點(diǎn)N0DE1，襯底接地。第一個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN1端子，源極和襯底接電源VDD。第二個(gè)PMOS管的漏極接端子VOUT，柵極接VINO端子，源極接節(jié)點(diǎn)N0DE2，襯底接電源VDD。本發(fā)明的優(yōu)點(diǎn)在于與傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器和時(shí)間采樣D觸發(fā)器相比，本發(fā)明所述的D觸發(fā)器具有如下優(yōu)勢它具備和時(shí)間采樣D觸發(fā)器相當(dāng)?shù)目箚瘟Ｗ臃D(zhuǎn)和單粒子瞬態(tài)脈沖性能，抗輻射能力遠(yuǎn)好于未經(jīng)加固的傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器；它的單元面積是時(shí)間采樣D觸發(fā)器的43.86%，建立時(shí)間是時(shí)間采樣D觸發(fā)器的85.71%，傳播延遲是時(shí)間采樣D觸發(fā)器的69.47%。本發(fā)明所提出的D觸發(fā)器適合作為數(shù)字電路標(biāo)準(zhǔn)單元，代替?zhèn)鹘y(tǒng)的主從型正沿觸發(fā)D觸發(fā)器，應(yīng)用于需要較高抗輻射性能的場合中。圖1為本發(fā)明所述的D觸發(fā)器單元示意其中D為數(shù)據(jù)輸入信號(hào)，CLK為時(shí)鐘輸入信號(hào)，VBIASP和VBIASN為偏置電壓輸入信號(hào)，Q為數(shù)據(jù)輸出信號(hào)。圖2為本發(fā)明所述的D觸發(fā)器單元的電路結(jié)構(gòu)其中D為數(shù)據(jù)輸入信號(hào)，CLK為時(shí)鐘輸入信號(hào)，VBIASP和VBIASN為偏置電壓輸入信號(hào)，Q為數(shù)據(jù)輸出信號(hào)。圖3為本發(fā)明所述的D觸發(fā)器單元的電路結(jié)構(gòu)中的多路開關(guān)的電路結(jié)構(gòu)。圖4為本發(fā)明所述的D觸發(fā)器單元的電路結(jié)構(gòu)中的延遲電路的電路結(jié)構(gòu)。圖5為本發(fā)明所述的D觸發(fā)器單元的電路結(jié)構(gòu)中的保護(hù)門電路的電路結(jié)構(gòu)。圖6為傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器、時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器的單粒子翻轉(zhuǎn)測試的HSPICE仿真波形圖。圖7為傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器、時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器的D信號(hào)上單粒子瞬態(tài)脈沖測試的HSPICE仿真波形圖。圖8為傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器、時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器的CLK信號(hào)上單粒子瞬態(tài)脈沖測試的HSPICE仿真波形圖。具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)說明本實(shí)施例在以本發(fā)明技術(shù)方案為前提下進(jìn)行實(shí)施，給出了詳細(xì)的實(shí)施方式和具體的操作過程，但本發(fā)明的保護(hù)范圍不限于下述的實(shí)施例。本實(shí)施例提出的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，它能夠在需要較高抗輻射性能的應(yīng)用場合替代未經(jīng)抗輻射加固的D觸發(fā)器，使D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖性能達(dá)到和時(shí)間采樣D觸發(fā)器同樣的水平，同時(shí)單元面積增加少于時(shí)間采樣D觸發(fā)器且工作速度優(yōu)于時(shí)間采樣D觸發(fā)器。如圖1、2所示，D觸發(fā)器包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器，所述D觸發(fā)器頂層對(duì)外有兩個(gè)輸入端子和一個(gè)輸出端子。兩個(gè)輸入端子依次為時(shí)鐘輸入信號(hào)CLK和數(shù)據(jù)輸入信號(hào)D，輸出端子為數(shù)據(jù)輸出信號(hào)Q，多路開關(guān)有三個(gè)輸入端子和一個(gè)輸出端子，三個(gè)輸入端子依次為VIN0，VIN1和VSELECT，輸出端子為V0UT。VSELECT是選擇信號(hào)，選擇兩個(gè)輸入信號(hào)VIN0和VIN1之一輸出到VOUT，延遲電路有三個(gè)輸入端子和一個(gè)輸出端子，三個(gè)輸入端子依次為VIN，VBIASP和VBIASN，輸出端子為V0UT。VBIASP和VBIASN是偏置電壓信號(hào)，決定了從VIN到VOUT的延遲，保護(hù)門電路有兩個(gè)輸入端子和一個(gè)輸出端子，兩個(gè)輸入端子依次為VINO和VIN1,輸出端子為V0UT。VINO和VIN1兩個(gè)輸入信號(hào)經(jīng)過類似表決的機(jī)制產(chǎn)生輸出信號(hào)V0UT。時(shí)鐘輸入信號(hào)CLK接第一個(gè)反相器的輸入端子。第一個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的VSELECT端子。數(shù)據(jù)輸入信號(hào)D接第一個(gè)多路開關(guān)的VIN1端子。第一個(gè)多路開關(guān)的V0UT端子接第一個(gè)延遲電路的VIN端子和第一個(gè)保護(hù)門電路的VINO端子。偏置電壓輸入信號(hào)VBIASP接第一個(gè)延遲電路的VBIASP端子，偏置電壓輸入信號(hào)VBIASN接第一個(gè)延遲電路的VBIASN端子。第一個(gè)延遲電路的V0UT端子接第一個(gè)保護(hù)門電路的VIN1端子。第一個(gè)保護(hù)門電路的V0UT端子接第二個(gè)反相器的輸入端子，第二個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的VINO端子和第二個(gè)多路開關(guān)的VIN1端子。時(shí)鐘輸入信號(hào)CLK接第二個(gè)多路開關(guān)的VSELECT端子。第二個(gè)多路開關(guān)的V0UT端子接第二個(gè)延遲電路的VIN端子和第二個(gè)保護(hù)門電路的VINO端子。偏置電壓輸入信號(hào)VBIASP接第二個(gè)延遲電路的VBIASP端子，偏置電壓輸入信號(hào)VBIASN接第二個(gè)延遲電路的VBIASN端子。第二個(gè)延遲電路的V0UT端子接第二個(gè)保護(hù)門電路的VIN1端子。第二個(gè)保護(hù)門電路的V0UT端子接第三個(gè)反相器的輸入端子，第三個(gè)反相器的輸出端子接第二個(gè)多路開關(guān)的VINO端子和數(shù)據(jù)輸出信號(hào)Q。如圖3所示，所述的兩個(gè)多路開關(guān)具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括兩個(gè)醒0S管、兩個(gè)PM0S管和一個(gè)反相器。N0DE1是多路開關(guān)內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)麗0S管和第一個(gè)PM0S管源、漏極相連，相連的源極接VIN1端子，相連的漏極接VOUT端子。第一個(gè)MTOS管的柵極接VSELECT端子，襯底接地。第一個(gè)PM0S管的柵極接節(jié)點(diǎn)N0DE1，襯底接電源VDD。第二個(gè)麗0S管和第二個(gè)PM0S管源、漏極相連，相連的源極接VINO端子，相連的漏極接VOUT端子。第二個(gè)醒0S管的柵極接節(jié)點(diǎn)N0DE1，襯底接地。第二個(gè)PM0S管的柵極接VSELECT端子，襯底接電源VDD。反相器的輸入接VSELECT端子，輸出接節(jié)點(diǎn)N0DE1。如圖4所示，所述的兩個(gè)延遲電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括六個(gè)NM0S管和六個(gè)PMOS管。N0DE1、N0DE2、N0DE3、N0DE4、N0DE5、N0DE6和N0DE7是延遲電路內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)NM0S管的漏極接節(jié)點(diǎn)N0DE1，柵極接VBIASN端子，源極和襯底接地。第二個(gè)隨0S管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN端子，源極接節(jié)點(diǎn)N0DE1，襯底接地。第三個(gè)麗0S管的漏極接節(jié)點(diǎn)N0DE4，柵極接節(jié)點(diǎn)N0DE2，源極接節(jié)點(diǎn)N0DE1，襯底接地。第一個(gè)PMOS管的漏極接節(jié)點(diǎn)N0DE3，柵極接VBIASP端子，源極和襯底接電源VDD。第二個(gè)PMOS管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN端子，源極接節(jié)點(diǎn)N0DE3，襯底接電源VDD。第三個(gè)PMOS管的漏極接節(jié)點(diǎn)N0DE4，柵極接節(jié)點(diǎn)N0DE2，源極接節(jié)點(diǎn)N0DE3，襯底接電源VDD。第四個(gè)麗OS管的漏極接節(jié)點(diǎn)N0DE5，柵極接VBIASN端子，源極和襯底接地。第五個(gè)NMOS管的漏極接節(jié)點(diǎn)N0DE6，柵極接節(jié)點(diǎn)N0DE4，源極接節(jié)點(diǎn)N0DE5，襯底接地。第六個(gè)畫OS管的漏極接VOUT端子，柵極接節(jié)點(diǎn)N0DE6，源極接節(jié)點(diǎn)N0DE5，襯底接地。第四個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE7，柵極接VBIASP端子，源極和襯底接電源VDD。第五個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE6，柵極接節(jié)點(diǎn)N0DE4，源極接節(jié)點(diǎn)N0DE7，襯底接電源VDD。第六個(gè)PMOS管的漏極接VOUT端子，柵極接節(jié)點(diǎn)N0DE6，源極接節(jié)點(diǎn)N0DE7，襯底接電源VDD。通過調(diào)節(jié)D觸發(fā)器頂層的兩個(gè)偏置電壓輸入信號(hào)(本實(shí)施例使用的HSPICE仿真中VBIASP=1.56V，VBIASN=0.8V)，可以將延遲電路的延遲時(shí)間調(diào)整到500ps。如圖5所示，所述的兩個(gè)保護(hù)門電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括兩個(gè)醒0S管和兩個(gè)PM0S管。N0DE1和N0DE2是保護(hù)門電路內(nèi)部的節(jié)點(diǎn)。連接方式為第一個(gè)NM0S管的漏極接節(jié)點(diǎn)N0DE1，柵極接VIN1端子，源極和襯底接地。第二個(gè)麗0S管的漏極接端子V0UT，柵極接VINO端子，源極接節(jié)點(diǎn)N0DE1，襯底接地。第一個(gè)PM0S管的漏極接節(jié)點(diǎn)N0DE2，柵極接VIN1端子，源極和襯底接電源VDD。第二個(gè)PMOS管的漏極接端子VOUT，柵極接VINO端子，源極接節(jié)點(diǎn)N0DE2，襯底接電源VDD。保護(hù)門電路和延遲電路相結(jié)合，能夠過濾延遲電路的輸入端子VIN上寬度不大于延遲電路延遲(500ps)的電壓瞬態(tài)波動(dòng)。為了比較本發(fā)明提出的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器、傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器和時(shí)間采樣D觸發(fā)器的抗單粒子翻轉(zhuǎn)、單粒子瞬態(tài)脈沖性能，以及建立時(shí)間、保持時(shí)間、傳播延遲和單元面積，本發(fā)明采用TSMCO.25um工藝模型參數(shù)，使用電路仿真工具HSPICE對(duì)上述三種電路結(jié)構(gòu)進(jìn)行了仿真和性能參數(shù)的橫向定量比較。比較抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖性能需要將這兩種單粒子效應(yīng)引入HSPICE仿真。對(duì)于單粒子翻轉(zhuǎn)，0.25m工藝的靜態(tài)鎖存器反饋環(huán)的關(guān)鍵電荷(使存儲(chǔ)節(jié)點(diǎn)發(fā)生單粒子翻轉(zhuǎn)要積累的電荷)已經(jīng)降到20fC以下，加固設(shè)計(jì)需要抵御更高的電荷量注入。因此采用60fC的電荷注入測試單粒子翻轉(zhuǎn)，使用幅值為0.3mA，寬度為200ps的脈沖電流源完成對(duì)觸發(fā)器的鎖存器中反饋環(huán)的電荷注入，測試D觸發(fā)器抗單粒子翻轉(zhuǎn)能力。對(duì)于單粒子瞬態(tài)脈沖，0.25Wn工藝的組合邏輯電路由輻射產(chǎn)生的單粒子瞬態(tài)脈沖寬度有相當(dāng)大的分布范圍，并且和發(fā)生轟擊的具體位置相關(guān)。對(duì)于電路層次的加固，過寬的單粒子瞬態(tài)脈沖和正常的工作信號(hào)是無法區(qū)別的，因此只考慮加固能夠抵御明顯窄于正常工作信號(hào)的單粒子瞬態(tài)脈沖即可，測試使用500ps寬度的瞬態(tài)電壓波動(dòng)加在輸入信號(hào)D和CLK上，分別測試D觸發(fā)器抗單粒子瞬態(tài)脈沖能力。對(duì)D觸發(fā)器的建立時(shí)間測試采用以下形式將D在CLK上升沿之前的變化沿不斷逼近CLK的上升沿直至對(duì)D的采樣失效為止。此時(shí)D的變化沿到CLK上升沿的距離即為建立時(shí)間。測試保持時(shí)間時(shí)，采用類似的逼近方法，將D在CLK上升沿之后的變化沿不斷逼近CLK的上升沿直至對(duì)D的采樣失效為止，此時(shí)CLK上升沿到D的變化沿的距離即為保持時(shí)間。測試傳播延遲時(shí)，首先保證D的變化沿滿足對(duì)CLK的建立時(shí)間、保持時(shí)間要求。記錄從CLK上升沿到Q變化沿所經(jīng)歷的時(shí)間，測量時(shí)使用變化沿上達(dá)到50%電源電壓的點(diǎn)。上述三個(gè)參數(shù)的測試，均計(jì)算D采用上升沿和下降沿得到的測試值的平均。圖6圖8中，圖例"D"和"CLK"代表三種D觸發(fā)器的輸入數(shù)據(jù)信號(hào)D和時(shí)鐘信號(hào)CLK的波形，圖例"DFF"、"TSFF"和"GGFF"分別代表傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器、時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器的輸出信號(hào)Q的波形。圖6中進(jìn)行的是單粒子翻轉(zhuǎn)的測試。在仿真進(jìn)行到15ns，輸出Q為高時(shí)，向各個(gè)D觸發(fā)器主級(jí)的反饋環(huán)分別注入60fC的電荷，使得被注入電荷節(jié)點(diǎn)的電壓發(fā)生反向波動(dòng)，觀察D觸發(fā)器輸出Q的變化。圖6表明，三種D觸發(fā)器中，只有傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器因?yàn)殡姾勺⑷氚l(fā)生了單粒子翻轉(zhuǎn)，輸出Q從高電平翻轉(zhuǎn)為低電平。時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器的輸出Q幾乎看不到波動(dòng)。這證明時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器均具備抵御60fC電荷注入而不發(fā)生單粒子翻轉(zhuǎn)的性能。圖7中進(jìn)行的是D信號(hào)上單粒子瞬態(tài)脈沖的測試。D信號(hào)在22.5ns時(shí)加入正向瞬態(tài)電壓波動(dòng)，在32.5ns時(shí)加入負(fù)向瞬態(tài)電壓波動(dòng)，寬度均為500ps。觀察D觸發(fā)器的輸出是否因?yàn)殄e(cuò)誤的采樣到瞬態(tài)電壓波動(dòng)而翻轉(zhuǎn)。圖7表明，傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器的輸出Q兩次均因?yàn)椴蓸拥藉e(cuò)誤的值而翻轉(zhuǎn)。時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器只是輸出小幅波動(dòng)且很快恢復(fù)正常。圖8中進(jìn)行的是CLK信號(hào)上單粒子瞬態(tài)脈沖的測試。CLK信號(hào)在20ns時(shí)加入正向瞬態(tài)電壓波動(dòng)，在26ns時(shí)加入負(fù)向瞬態(tài)電壓波動(dòng)，寬度均為500ps。觀察D觸發(fā)器的輸出是否因?yàn)殄e(cuò)誤的采樣到瞬態(tài)電壓波動(dòng)而翻轉(zhuǎn)。圖8表明，傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器的輸出Q兩次均因?yàn)椴蓸拥藉e(cuò)誤的值而翻轉(zhuǎn)。時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器只是輸出小幅波動(dòng)且很快恢復(fù)正常。至此證明時(shí)間采樣D觸發(fā)器和本發(fā)明所述的D觸發(fā)器均具備抵御D和CLK上500ps瞬態(tài)電壓波動(dòng)而輸出保持不變的性能。對(duì)于三種D觸發(fā)器的建立時(shí)間、保持時(shí)間和傳播延遲測試，結(jié)果總結(jié)在表l中。表l<table>tableseeoriginaldocumentpage13</column></row><table>表1中的單元面積系數(shù)是以傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器作為1來計(jì)算的，假設(shè)PM0S管面積為麗0S管的2倍。從表1可以得出，本發(fā)明所述的D觸發(fā)器的單元面積是時(shí)間采樣D觸發(fā)器的43.86%，建立時(shí)間是時(shí)間采樣D觸發(fā)器的85.71%，傳播延遲是時(shí)間采樣D觸發(fā)器的69.47%。根據(jù)HSPICE仿真和性能參數(shù)的比較結(jié)果可知，與傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器和時(shí)間采樣D觸發(fā)器相比，本發(fā)明所述的D觸發(fā)器具備和時(shí)間采樣D觸發(fā)器相當(dāng)?shù)目箚瘟Ｗ臃D(zhuǎn)和單粒子瞬態(tài)脈沖性能，抗輻射能力遠(yuǎn)好于未經(jīng)加固的傳統(tǒng)的主從型正沿觸發(fā)D觸發(fā)器；同時(shí)單元面積增加少于時(shí)間采樣D觸發(fā)器且工作速度優(yōu)于時(shí)間采樣D觸發(fā)器。本發(fā)明所提出的D觸發(fā)器適合作為數(shù)字電路標(biāo)準(zhǔn)單元，代替?zhèn)鹘y(tǒng)的主從型正沿觸發(fā)D觸發(fā)器，應(yīng)用于需要較高抗輻射性能的場合中。權(quán)利要求1、一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，其特征在于包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器，整個(gè)D觸發(fā)器頂層對(duì)外有兩個(gè)輸入端子和一個(gè)輸出端子，兩個(gè)輸入端子依次為時(shí)鐘輸入信號(hào)(CLK)和數(shù)據(jù)輸入信號(hào)(D)，輸出端子為數(shù)據(jù)輸出信號(hào)(Q)，其中多路開關(guān)有三個(gè)輸入端子(VIN0，VIN1，VSELECT)和一個(gè)輸出端子(VOUT)，延遲電路有三個(gè)輸入端子(VIN，VBIASP，VBIASN)和一個(gè)輸出端子(VOUT)，保護(hù)門電路有兩個(gè)輸入端子(VINO，VIN1)和一個(gè)輸出端子(VOUT)，連接方式為時(shí)鐘輸入信號(hào)(CLK)接第一個(gè)反相器的輸入端子，第一個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的輸入端子(VSELECT)，數(shù)據(jù)輸入信號(hào)(D)接第一個(gè)多路開關(guān)的輸入端子(VIN1)，第一個(gè)多路開關(guān)的輸出端子(VOUT)接第一個(gè)延遲電路的輸入端子(VIN)和第一個(gè)保護(hù)門電路的輸入端子(VIN0)，偏置電壓輸入信號(hào)(VBIASP)接第一個(gè)延遲電路的輸入端子(VBIASP)，偏置電壓輸入信號(hào)(VBIASN)接第一個(gè)延遲電路的輸入端子(VBIASN)，第一個(gè)延遲電路的輸出端子(VOUT)接第一個(gè)保護(hù)門電路的輸入端子(VIN1)，第一個(gè)保護(hù)門電路的輸出端子(VOUT)接第二個(gè)反相器的輸入端子，第二個(gè)反相器的輸出端子接第一個(gè)多路開關(guān)的輸入端子(VIN0)和第二個(gè)多路開關(guān)的輸入端子(VIN1)，時(shí)鐘輸入信號(hào)(CLK)接第二個(gè)多路開關(guān)的輸入端子(VSELECT)，第二個(gè)多路開關(guān)的輸出端子(VOUT)接第二個(gè)延遲電路的輸入端子(VIN)和第二個(gè)保護(hù)門電路的輸入端子(VIN0)，偏置電壓輸入信號(hào)(VBIASP)接第二個(gè)延遲電路的輸入端子(VBIASP)，偏置電壓輸入信號(hào)(VBIASN)接第二個(gè)延遲電路的輸入端子(VBIASN)，第二個(gè)延遲電路的輸出端子(VOUT)接第二個(gè)保護(hù)門電路的輸入端子(VIN1)，第二個(gè)保護(hù)門電路的輸出端子(VOUT)接第三個(gè)反相器的輸入端子，第三個(gè)反相器的輸出端子接第二個(gè)多路開關(guān)的輸入端子(VIN0)和數(shù)據(jù)輸出信號(hào)(Q)。2、根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，其特征是，所述的兩個(gè)多路開關(guān)具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括兩個(gè)NMOS管、兩個(gè)PMOS管和一個(gè)反相器，多路開關(guān)內(nèi)部的節(jié)點(diǎn)(N0DE1)，連接方式為第一個(gè)應(yīng)OS管和第一個(gè)PMOS管源、漏極相連，相連的源極接輸入端子(VIN1)，相連的漏極接輸出端子(VOUT);第一個(gè)麗OS管的柵極接輸入端子(VSELECT)，襯底接地；第一個(gè)PMOS管的柵極接節(jié)點(diǎn)(N0DE1)，襯底接電源(VDD);第二個(gè)麗OS管和第二個(gè)PM0S管源、漏極相連，相連的源極接輸入端子(VIN0)，相連的漏極接輸出端子(V0UT);第二個(gè)麗0S管的柵極接節(jié)點(diǎn)(N0DE1)，襯底接地；第二個(gè)PM0S管的柵極接輸入端子(VSELECT)，襯底接電源(VDD);反相器的輸入接輸入端子(VSELECT)，輸出接節(jié)點(diǎn)(N0DE1)。3、根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，其特征是，所述的兩個(gè)延遲電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括六個(gè)麗OS管和六個(gè)PM0S管，延遲電路內(nèi)部的節(jié)點(diǎn)(N0DE1、N0DE2、N0DE3、N0DE4、N0DE5、N0DE6、N0DE7)，連接方式為第一個(gè)麗OS管的漏極接節(jié)點(diǎn)(N0DE1)，柵極接輸入端子(VBIASN)，源極和襯底接地；第二個(gè)NMOS管的漏極接節(jié)點(diǎn)(N0DE2)，柵極接輸入端子(VIN)，源極接節(jié)點(diǎn)(N0DE1)，襯底接地；第三個(gè)麗OS管的漏極接節(jié)點(diǎn)(N0DE4)，柵極接節(jié)點(diǎn)(N0DE2)，源極接節(jié)點(diǎn)(N0DE1)，襯底接地；第一個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE3)，柵極接輸入端子(VBIASP)，源極和襯底接電源(VDD);第二個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE2)，柵極接輸入端子(VIN)，源極接節(jié)點(diǎn)(N0DE3)，襯底接電源(VDD);第三個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE4)，柵極接節(jié)點(diǎn)(N0DE2)，源極接節(jié)點(diǎn)(N0DE3)，襯底接電源(VDD);第四個(gè)醒OS管的漏極接節(jié)點(diǎn)(NODE5)，柵極接輸入端子(VBIASN)，源極和襯底接地；第五個(gè)麗OS管的漏極接節(jié)點(diǎn)(N0DE6)，柵極接節(jié)點(diǎn)(N0DE4)，源極接節(jié)點(diǎn)(N0DE5)，襯底接地；第六個(gè)麗OS管的漏極接輸出端子(VOUT)，柵極接節(jié)點(diǎn)(N0DE6)，源極接節(jié)點(diǎn)(N0DE5)，襯底接地；第四個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE7)，柵極接輸入端子(VBIASP)，源極和襯底接電源(VDD);第五個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE6)，柵極接節(jié)點(diǎn)(N0DE4)，源極接節(jié)點(diǎn)(N0DE7)，襯底接電源(VDD);第六個(gè)PMOS管的漏極接輸出端子(VOUT)，柵極接節(jié)點(diǎn)(N0DE6)，源極接節(jié)點(diǎn)(N0DE7)，襯底接電源(VDD)。4、根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，其特征是，所述的兩個(gè)保護(hù)門電路具有相同結(jié)構(gòu)，該結(jié)構(gòu)包括兩個(gè)麗OS管和兩個(gè)PM0S管，保護(hù)門電路內(nèi)部的節(jié)點(diǎn)(N0DE1、N0DE2)，連接方式為第一個(gè)醒OS管的漏極接節(jié)點(diǎn)(N0DE1)，柵極接輸入端子(VIN1),源極和襯底接地；第二個(gè)NM0S管的漏極接輸出端子(VOUT)，柵極接輸入端子(VINO)，源極接節(jié)點(diǎn)(N0DE1)，襯底接地；第一個(gè)PMOS管的漏極接節(jié)點(diǎn)(N0DE2)，柵極接輸入端子(VIN1)，源極和襯底接電源(VDD);第二個(gè)PMOS管的漏極接端子(V0UT)，柵極接輸入端子(VIN0)，源極接節(jié)點(diǎn)(N0DE2)，襯底接電源(VDD)。全文摘要本發(fā)明涉及一種用于集成電路
技術(shù)領(lǐng)域：
的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器，包括兩個(gè)多路開關(guān)、兩個(gè)延遲電路、兩個(gè)保護(hù)門電路和三個(gè)反相器。多路開關(guān)用于構(gòu)成鎖存數(shù)據(jù)的反饋環(huán)。延遲電路用于產(chǎn)生延遲形式的信號(hào)。保護(hù)門電路用于過濾輸入信號(hào)上的電壓瞬態(tài)波動(dòng)。在D觸發(fā)器的反饋環(huán)中，數(shù)據(jù)輸入信號(hào)D和它被延遲的形式一起進(jìn)入保護(hù)門電路，保護(hù)門電路輸出的信號(hào)過濾了數(shù)據(jù)輸入信號(hào)D上的寬度不大于延遲電路延遲的電壓瞬態(tài)波動(dòng)。本發(fā)明能應(yīng)用在需要較高抗輻射性能的應(yīng)用場合，使D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖性能達(dá)到和時(shí)間采樣D觸發(fā)器同樣的水平，同時(shí)單元面積增加少于時(shí)間采樣D觸發(fā)器且工作速度優(yōu)于時(shí)間采樣D觸發(fā)器。文檔編號(hào)H03K19/0948GK101499788SQ20091004633公開日2009年8月5日申請(qǐng)日期2009年2月19日優(yōu)先權(quán)日2009年2月19日發(fā)明者衍張,程秀蘭,陳凌之,高正鑫,曄黃申請(qǐng)人:上海交通大學(xué)