專利名稱：小面積的輸出入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種小面積的輸出入電路，尤其涉及一種可利用電阻阻擋靜
電放電路徑以縮減芯外驅(qū)動(dòng)電路(off-chip driver)面積與輸出入電路整體面 積的輸出入電路。
背景技術(shù)：
芯片是現(xiàn)代信息社會(huì)最重要的硬件基礎(chǔ)。為了使芯片的運(yùn)用更為普及， 提高芯片的集成度、縮減芯片的尺寸也成為現(xiàn)代芯片設(shè)計(jì)、制造與研發(fā)的重 點(diǎn)。
如公知本領(lǐng)域普通技術(shù)人員所知，芯片內(nèi)設(shè)置有輸出入電路使芯片能與 芯片外其他電路交換信號(hào)。請(qǐng)參考圖1。圖1即為公知技術(shù)中一輸出入電路 10的電路示意圖。配合一前驅(qū)動(dòng)器(pre-driver)12，輸出入電路10中設(shè)有一 芯外驅(qū)動(dòng)電路(off-chip driver)14。由芯片內(nèi)部核心電路輸出的信號(hào)會(huì)經(jīng)由前 驅(qū)動(dòng)器12傳輸至芯外驅(qū)動(dòng)電路14，而芯外驅(qū)動(dòng)電路14就能將對(duì)應(yīng)信號(hào)驅(qū)動(dòng) 輸出至一輸出入墊16，使核心電路的信號(hào)能輸出至芯片外的其他電路。如圖 1中所示，芯外驅(qū)動(dòng)電路14運(yùn)行于電壓電平Vdd與Vss之間，可由n型金 屬氧化物半導(dǎo)體晶體管Mn0與p型金屬氧化物半導(dǎo)體晶體管Mp0形成。
由于輸出入電路IO要(經(jīng)由印刷電路板)驅(qū)動(dòng)芯片外其他電路，故輸出入 電路的信號(hào)驅(qū)動(dòng)力要足夠。為了提供充足的驅(qū)動(dòng)力，晶體管MpO、 Mn0就要 有足夠的面積，以較寬的通道寬度來(lái)提供較佳的驅(qū)動(dòng)力。不僅如此，經(jīng)由輸 出入墊的連接，輸出入電路也成為芯片對(duì)外的電氣接口，容易受到靜電放電 事件的侵襲，故輸出入電路也要具備靜電放電防護(hù)的能力。而圖1的公知技 術(shù)電路配置中，芯外驅(qū)動(dòng)電路14即直接連接于輸出入墊16，由芯外驅(qū)動(dòng)電 路14本身來(lái)作靜電放電防護(hù)。 一般來(lái)說(shuō)，當(dāng)靜電放電事件發(fā)生于輸出入墊 16時(shí)，n型金屬氧化物半導(dǎo)體晶體管Mn0會(huì)在其漏極/源極間形成一寄生npn 雙載子晶體管作為靜電放電路徑，導(dǎo)引靜電放電的電流流至電壓電平Vss那一端，以保護(hù)芯片內(nèi)部的核心電路。
不過(guò)，由于公知技術(shù)是以芯外驅(qū)動(dòng)電路14本身來(lái)提供靜電放電防護(hù)，
故晶體管MnO及MpO的布局都要遵守嚴(yán)格的靜電放電設(shè)計(jì)規(guī)則(designrule)。 譬如說(shuō)，晶體管Mn0、Mp0要有足夠的通道寬度以容忍靜電放電時(shí)的高電流。 事實(shí)上，靜電放電設(shè)計(jì)規(guī)則所要求的晶體管寬度(尺寸)通常遠(yuǎn)大于驅(qū)動(dòng)力 所要求的晶體管寬度(尺寸)。換句話說(shuō)，在公知技術(shù)的電路配置下，芯外 驅(qū)動(dòng)電路14乃至于整個(gè)輸出入電路10的布局面積都會(huì)由靜電放電設(shè)計(jì)規(guī)則 所主導(dǎo)，靜電放電設(shè)計(jì)規(guī)則所要求的大尺寸、大面積會(huì)使得輸出入電路10 的布局面積無(wú)法縮減；即使晶體管MnO、 Mp0的尺寸已經(jīng)遠(yuǎn)超過(guò)芯外驅(qū)動(dòng)電 路14的驅(qū)動(dòng)力需求，也會(huì)礙于靜電放電設(shè)計(jì)規(guī)則而無(wú)法減少其布局面積。

發(fā)明內(nèi)容
因此，為了克服公知技術(shù)中芯外驅(qū)動(dòng)電路需配合靜電放電設(shè)計(jì)規(guī)則而無(wú) 法縮減面積的缺點(diǎn)，本發(fā)明提供一種小面積的輸出入電路，以靜電放電防護(hù) 電路來(lái)進(jìn)行靜電放電防護(hù)，配合電阻形成的靜電放電阻擋電路來(lái)實(shí)質(zhì)防止靜 電放電的電流進(jìn)入至芯外驅(qū)動(dòng)電路，以便解除(放松)芯外驅(qū)動(dòng)電路的設(shè)計(jì) 規(guī)則限制(譬如說(shuō)是靜電放電設(shè)計(jì)規(guī)則)，使各芯外驅(qū)動(dòng)電路中的至少一晶 體管可實(shí)現(xiàn)于一單指布局(single finger layout),不僅可以降低芯外驅(qū)動(dòng)電路 的等效電容，增快其速度，減少轉(zhuǎn)態(tài)功率(switchingpower)消耗，也能有效縮 減輸出入電路的整體面積。此外，為了避免電阻影響芯外驅(qū)動(dòng)電路的驅(qū)動(dòng)能 力與信號(hào)品質(zhì)，本發(fā)明可并聯(lián)多組電阻/芯外驅(qū)動(dòng)電路，大幅減少電阻對(duì)信號(hào) 驅(qū)動(dòng)能力/信號(hào)品質(zhì)的負(fù)面影響。在解除靜電放電設(shè)計(jì)規(guī)則對(duì)驅(qū)動(dòng)電路的布局 限制方面，舉例來(lái)說(shuō)，本發(fā)明可以使驅(qū)動(dòng)電路的布局不再受限于所有指寬總 和(total finger width)設(shè)計(jì)規(guī)則的限制，和/或各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離 (contact to poly spacing)設(shè)計(jì)規(guī)則的限制。這些限制通常要求驅(qū)動(dòng)電路必須要 在一定尺寸以上，使驅(qū)動(dòng)電路的布局面積無(wú)法縮減。利用本發(fā)明技術(shù)解除上 述限制后，就可以有效縮減本發(fā)明驅(qū)動(dòng)電路的布局尺寸與面積。
在本發(fā)明的實(shí)施例中，本發(fā)明輸出入電路中設(shè)有輸出入墊與靜電放電防 護(hù)電路，并在前驅(qū)動(dòng)器與靜電放電防護(hù)電路間設(shè)有一個(gè)或多個(gè)并聯(lián)配置的電 路單元。其中，輸出入墊(pad)用來(lái)連接芯片外的其他電路。靜電放電防護(hù)電
6路連接于輸出入墊，并設(shè)有一連接端；前驅(qū)動(dòng)器(pre-driver)則設(shè)有一信號(hào)端。 而各電路單元即設(shè)有一驅(qū)動(dòng)電路(也就是芯外驅(qū)動(dòng)電路)及一靜電放電阻擋 電路；此電路單元具有一第一端以及一第二端，分別連接于該信號(hào)端及該連 接端；在各電路單元中，驅(qū)動(dòng)電路經(jīng)由第一端連接于該信號(hào)端，其可驅(qū)動(dòng)由 信號(hào)端傳來(lái)的信號(hào)；而靜電放電阻擋電路則連接于驅(qū)動(dòng)電路與第二端之間。 當(dāng)靜電放電事件發(fā)生于該輸出入墊時(shí)，靜電放電阻擋電路就可實(shí)質(zhì)防止靜電 放電的電流由連接端與該第二端進(jìn)入(導(dǎo)通)至驅(qū)動(dòng)電路。
因此，本發(fā)明中的驅(qū)動(dòng)電路(芯外驅(qū)動(dòng)電路)就可以不必負(fù)責(zé)靜電放電 防護(hù)，進(jìn)而放松驅(qū)動(dòng)電路的布局設(shè)計(jì)規(guī)則，使各驅(qū)動(dòng)電路的布局可以不受靜 電放電設(shè)計(jì)規(guī)則的限制(包括，但不限于，所有指寬總和(total finger width) 設(shè)計(jì)規(guī)則的限制，和/或各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離(contact to poly spacing) 設(shè)計(jì)規(guī)則的限制)；并使各芯外驅(qū)動(dòng)電路中的至少一晶體管可實(shí)現(xiàn)于一單指 布局(single finger layout),以降低芯外驅(qū)動(dòng)電路的等效電容，增快其速度， 減少轉(zhuǎn)態(tài)功率(switching power)消耗。
配合各電路單元中可阻擋靜電放電路徑進(jìn)入至驅(qū)動(dòng)電路的靜電放電阻 擋電路，本發(fā)明由靜電放電防護(hù)電路來(lái)形成(導(dǎo)通)靜電放電路徑，進(jìn)行靜 電放電防護(hù)。此靜電放電防護(hù)電路包含有至少一二極管(也可為一齊納二極 管，Zener diode)，各二極管連接于輸出入墊與一電壓電平(如Vdd或Vss) 之間；當(dāng)靜電放電事件發(fā)生時(shí)，至少有一二極管可導(dǎo)通以引導(dǎo)靜電放電的電 流泄流至電壓電平端，進(jìn)行靜電放電防護(hù)。
在本發(fā)明的一實(shí)施例中，各電路單元的驅(qū)動(dòng)電路包含有一n型金屬氧化 物半導(dǎo)體晶體管與一 p型金屬氧化物半導(dǎo)體晶體管，而靜電放電阻擋電路則 可由一輸出端電阻來(lái)實(shí)現(xiàn)。此一電阻連接于n型/p型晶體管的漏極與該第二 端之間；此電阻的阻值可根據(jù)(但不限于)晶體管的擊穿電壓(如n型金屬 氧化物半導(dǎo)體晶體管的擊穿電壓)及靜電放電事件的預(yù)期電流等各項(xiàng)因素來(lái) 決定，以在靜電放電事件發(fā)生時(shí)有效阻擋靜電放電路徑形成。 一般來(lái)說(shuō)，在 靜電放電事件發(fā)生時(shí)，只要此電阻的阻值夠大，就可在其兩端間提供較大的 跨壓而減抑n型金屬氧化物半導(dǎo)體晶體管的源極/漏極間跨壓，防止n型金屬 氧化物半導(dǎo)體晶體管在源極/漏極間因擊穿導(dǎo)通而形成靜電放電路徑。
為了避免電阻影響芯外驅(qū)動(dòng)電路的驅(qū)動(dòng)能力與信號(hào)品質(zhì)，本發(fā)明可進(jìn)一
7步并聯(lián)多個(gè)電路單元，以減少電阻對(duì)信號(hào)驅(qū)動(dòng)能力/信號(hào)品質(zhì)的負(fù)面影響。
本發(fā)明另外還提供了一種輸出入電路，設(shè)于一芯片內(nèi)以驅(qū)動(dòng)該芯片外的
其他電路；該輸出入電路包含有一輸出入墊，用來(lái)連接該芯片外的其他電路; 一靜電放電防護(hù)電路，連接于該輸出入墊；該靜電放電防護(hù)電路設(shè)有一連接 端；以及多個(gè)電路單元，每一電路單元分別包含有一第一端以及一第二端， 分別連接于同一信號(hào)端及該連接端； 一驅(qū)動(dòng)電路，連接于該第一端，其可驅(qū) 動(dòng)由該信號(hào)端傳來(lái)的信號(hào)，以及一靜電放電阻擋電路，連接于該驅(qū)動(dòng)電路與 該第二端之間；其中，當(dāng)靜電放電事件發(fā)生于該輸出入墊時(shí)，各電路單元中 的靜電放電阻擋電路可實(shí)質(zhì)防止靜電放電的電流由該連接端進(jìn)入至該驅(qū)動(dòng) 電路。
由于本發(fā)明改用靜電放電防護(hù)電路來(lái)進(jìn)行靜電放電防護(hù)并以靜電放電 阻擋電路阻擋靜電放電路徑進(jìn)入芯外驅(qū)動(dòng)電路，故芯外驅(qū)動(dòng)電路的設(shè)計(jì)規(guī)則 限制(像是靜電放電設(shè)計(jì)規(guī)則中的所有指寬總和(total finger width)設(shè)計(jì)規(guī)則 的限制，和/或各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離(contact to poly spacing)設(shè)計(jì)規(guī)則 的限制)得以放松甚至解除，并使各芯外驅(qū)動(dòng)電路中的同型晶體管可共同實(shí) 現(xiàn)于一單指布局(single finger layout),以降低芯外驅(qū)動(dòng)電路的等效電容，增 快其速度，減少轉(zhuǎn)態(tài)功率(switching power)消耗并縮減其布局面積。如此一來(lái)， 即使本發(fā)明輸出入電路中包括了額外設(shè)置的靜電放電防護(hù)電路與并聯(lián)架構(gòu) 的多組驅(qū)動(dòng)電路及電阻(靜電放電阻擋電路)，整個(gè)輸出入電路的總面積都 還是能有效縮減，實(shí)現(xiàn)小面積的輸出入電路。
為了能更進(jìn)一步了解本發(fā)明特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的 詳細(xì)說(shuō)明與附圖，然而附圖僅提供參考與說(shuō)明，并非用來(lái)對(duì)本發(fā)明加以限制。


圖1為公知輸出入電路的示意圖。
圖2為本發(fā)明輸出入電路一實(shí)施例的示意圖。
圖3為本發(fā)明輸出入電路另一實(shí)施例的示意圖。
圖4為就輸出入電路中n型金屬氧化物半導(dǎo)體晶體管部分比較公知技術(shù) 與本發(fā)明的布局。
圖5為就輸出入電路中p型金屬氧化物半導(dǎo)體晶體管部分比較公知技術(shù)與本發(fā)明的布局。
圖6為就圖2、圖3中的n型金屬氧化物半導(dǎo)體晶體管示意本發(fā)明布局 的較佳實(shí)施例。
圖7為本發(fā)明驅(qū)動(dòng)電路另一實(shí)施例的示意圖。
上述附圖中的附圖標(biāo)記說(shuō)明如下
10、 20、 50 輸出入電路 12、 22 前驅(qū)動(dòng)器 14 芯外驅(qū)動(dòng)電路 16、 26 輸出入墊 24、 24b 電路單元 28 靜電放電防護(hù)電路 Vdd、 Vss 電壓電平
MnO、 MpO、 Mn、 Mp、 MnB、 MpB 晶體管
30、 30b 驅(qū)動(dòng)電路
32 靜電放電阻擋電路
Nc、 Ns、 Nl、 N2 節(jié)點(diǎn)
R 電阻
Dl、 D2 二極管
LnO、 LpO、 Ln、 Lp、 Ln2、 L一Mn、 L—Mp、 L一Mn2、 L一R、 L—R2、 L一D1、
L_D2 布局
Rr 電阻布局
G 柵極
D 漏極
S 源極
Lcpl、 Lcp2、 Wf 尺度
具體實(shí)施例方式
請(qǐng)參考圖2;圖2即為本發(fā)明輸出入電路第一實(shí)施例20的電路示意圖。 輸出入電路20運(yùn)行于電壓電平Vdd與Vss之間，其設(shè)有輸出入墊26(pad)、 靜電放電防護(hù)電路28與一電路單元24。其中，輸出入電路20設(shè)置于一芯片內(nèi)以驅(qū)動(dòng)芯片外的其他電路，輸出入墊26即用來(lái)連接該芯片外的其他電路。
靜電放電防護(hù)電路28連接于輸出入墊26，節(jié)點(diǎn)Nc可視為一連接端；配合 電路單元24之前驅(qū)動(dòng)器(pre-driver)22則在節(jié)點(diǎn)Ns處形成一信號(hào)端。另一方 面，電路單元24的節(jié)點(diǎn)Nl與N2可視為第一端與第二端，分別連接于信號(hào) 端(節(jié)點(diǎn)Ns)及連接端(節(jié)點(diǎn)Nc)。電路單元24中并設(shè)有一驅(qū)動(dòng)電路30 (也就是一芯外驅(qū)動(dòng)電路)及一靜電放電阻擋電路32。由芯片內(nèi)部核心電路 輸出的信號(hào)會(huì)經(jīng)由前驅(qū)動(dòng)器22傳輸至電路單元24，而電路單元24就能將對(duì) 應(yīng)信號(hào)經(jīng)由節(jié)點(diǎn)N2與Nc而驅(qū)動(dòng)輸出至輸出入墊16，使核心電路的信號(hào)能 輸出至芯片外的其他電路。
在電路單元24中，驅(qū)動(dòng)電路30經(jīng)由節(jié)點(diǎn)N1 (第一端)連接于節(jié)點(diǎn)Ns (信號(hào)端)，其可驅(qū)動(dòng)由信號(hào)端傳來(lái)的信號(hào)；而靜電放電阻擋電路32則連 接于驅(qū)動(dòng)電路30與節(jié)點(diǎn)N2 (第二端)之間。當(dāng)靜電放電事件發(fā)生于輸出入 墊26時(shí)，靜電放電阻擋電路32可實(shí)質(zhì)防止靜電放電的電流由節(jié)點(diǎn)Nc、 N2 而進(jìn)入至驅(qū)動(dòng)電路30/電路單元24。
配合電路單元24中可阻擋靜電放電路徑進(jìn)入至驅(qū)動(dòng)電路30的靜電放電 阻擋電路32,本發(fā)明由靜電放電防護(hù)電路28來(lái)導(dǎo)通靜電放電路徑，進(jìn)行靜 電放電防護(hù)。此靜電放電防護(hù)電路28中可包括有二極管D1與D2;其中， 二極管Dl連接于電壓電平Vdd與節(jié)點(diǎn)Nc之間，二極管D2則連接于節(jié)點(diǎn) Nc與電壓電平(Vss)之間。當(dāng)靜電放電事件發(fā)生時(shí)，至少有一二極管可導(dǎo)通 以引導(dǎo)靜電放電的電流泄流至電壓電平端，進(jìn)行靜電放電防護(hù)。譬如說(shuō)，二 極管D1可順向(forward)導(dǎo)通，將靜電放電電流引導(dǎo)至電壓電平Vdd那一 端。二極管D2則可逆向?qū)?如擊穿導(dǎo)通)，將靜電放電電流引導(dǎo)至電壓 電平Vss那一端。另外，二極管D1、 D2也可以是齊納二極管。
本發(fā)明電路單元24中的驅(qū)動(dòng)電路30 (可視為芯外驅(qū)動(dòng)電路)可由一 n 型金屬氧化物半導(dǎo)體晶體管Mn與一 p型金屬氧化物半導(dǎo)體晶體管Mp架構(gòu) 而成，而靜電放電阻擋電路32則可由一電阻R來(lái)實(shí)現(xiàn)。此一電阻R連接于 晶體管Mn、 Mp的漏極與節(jié)點(diǎn)N2之間，其阻值可根據(jù)(但不限于)晶體管 的擊穿電壓(如晶體管Mn的擊穿電壓)及靜電放電事件的預(yù)期電流等各項(xiàng) 因素來(lái)決定，以在靜電放電事件發(fā)生時(shí)有效阻擋靜電放電路徑形成。 一般來(lái) 說(shuō)，只要電阻R的阻值夠大，在靜電放電事件發(fā)生時(shí)，此電阻R就可提供較大的跨壓而減抑金屬氧化物半導(dǎo)體晶體管Mn的源極/漏極間跨壓，防止晶體 管Mn在其源極/漏極間因擊穿導(dǎo)通而形成靜電放電路徑，等效上也就能防止 靜電放電電流進(jìn)入電路單元24/驅(qū)動(dòng)電路30。
由于本發(fā)明改用靜電放電防護(hù)電路28來(lái)進(jìn)行靜電放電防護(hù)并以靜電放 電阻擋電路32阻擋靜電放電路徑進(jìn)入芯外驅(qū)動(dòng)電路30，故驅(qū)動(dòng)電路30的布 局設(shè)計(jì)規(guī)則得以放松，不需再沿用限制嚴(yán)格的靜電放電設(shè)計(jì)規(guī)則。這樣一來(lái)， 驅(qū)動(dòng)電路30、電路單元24乃至于整個(gè)輸出入電路20的布局面積就可有效縮 減，并使驅(qū)動(dòng)電路30中的晶體管Mn和/或Mp可用一單指布局(single finger layoiit)實(shí)現(xiàn)，以降低芯外驅(qū)動(dòng)電路的等效電容，增快其速度，減少轉(zhuǎn)態(tài)功率 (switching power)消耗。在解除靜電放電設(shè)計(jì)規(guī)則對(duì)驅(qū)動(dòng)電路的布局限制方 面，舉例來(lái)說(shuō)，本發(fā)明可以使驅(qū)動(dòng)電路30的布局不再受限于所有指寬總和 (total finger width)設(shè)計(jì)規(guī)則的限制，和/或各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離 (contact to poly spacing)設(shè)計(jì)規(guī)則的限制。這些限制通常要求驅(qū)動(dòng)電路必須要 在一定尺寸以上，使驅(qū)動(dòng)電路的布局面積無(wú)法縮減。利用本發(fā)明技術(shù)解除上 述限制后，就可以有效縮減本發(fā)明驅(qū)動(dòng)電路的布局尺寸與面積。
不過(guò)，若電阻R的阻值較大，有可能會(huì)影響電路單元24的信號(hào)輸出。 為了避免電阻影響芯外驅(qū)動(dòng)電路的驅(qū)動(dòng)能力與信號(hào)品質(zhì)，本發(fā)明可進(jìn)一步并 聯(lián)多個(gè)電路單元24，以有效減少電阻對(duì)信號(hào)驅(qū)動(dòng)能力/信號(hào)品質(zhì)的負(fù)面影響。 關(guān)于此種實(shí)施例，請(qǐng)參考圖3;圖3即為本發(fā)明輸出入電路另一實(shí)施例50的 電路示意圖。
類似于圖2中的實(shí)施例，本發(fā)明于圖3中的輸出入電路50也可設(shè)于一 芯片內(nèi)以驅(qū)動(dòng)該芯片外的其他電路。輸出入電路50運(yùn)行于電壓電平Vdd與 Vss之間，其設(shè)有輸出入墊26(pad)及靜電放電防護(hù)電路28。與圖2不同的是， 圖3輸出入電路50中設(shè)有多個(gè)電路單元24。其中，輸出入墊26用來(lái)連接芯 片外的其他電路。靜電放電防護(hù)電路28連接于輸出入墊26，節(jié)點(diǎn)Nc可視 為一連接端；配合電路單元24的前驅(qū)動(dòng)器(pre-driver)22則在節(jié)點(diǎn)Ns處形成 一信號(hào)端Ns。各電路單元24的節(jié)點(diǎn)N1與N2可視為第一端與第二端，分別 連接于信號(hào)端(節(jié)點(diǎn)Ns)及連接端(節(jié)點(diǎn)Nc),在節(jié)點(diǎn)Ns與Nc之間形成 一并聯(lián)架構(gòu)。
類似于圖2的實(shí)施例，圖3中各電路單元24中也設(shè)有一驅(qū)動(dòng)電路30及
ii一靜電放電阻擋電路32。由芯片內(nèi)部核心電路輸出的信號(hào)會(huì)經(jīng)由前驅(qū)動(dòng)器
22傳輸至各電路單元24，而各電路單元24就能將對(duì)應(yīng)信號(hào)分別經(jīng)由節(jié)點(diǎn) N2與Nc而驅(qū)動(dòng)輸出至輸出入墊26，使核心電路的信號(hào)能輸出至芯片外的其 他電路。同理；當(dāng)靜電放電事件發(fā)生于輸出入墊26時(shí)，由電阻R形成的靜 電放電阻擋電路32就可實(shí)質(zhì)防止靜電放電的電流由節(jié)點(diǎn)Nc、N2而進(jìn)入至各 電路單元24中的驅(qū)動(dòng)電路30。
配合各電路單元24中可阻擋靜電放電路徑進(jìn)入至各驅(qū)動(dòng)電路30的靜電 放電阻擋電路32，輸出入電路50也是由靜電放電防護(hù)電路28來(lái)導(dǎo)通靜電放 電路徑，進(jìn)行靜電放電防護(hù)。其原理與圖2中實(shí)施例相同，于此不再贅述。 不過(guò)，在圖2的實(shí)施例中，當(dāng)電路單元24中的驅(qū)動(dòng)電路30輸出電流驅(qū)動(dòng)信 號(hào)時(shí)，輸出電流會(huì)在電阻R上形成跨壓，可能會(huì)響輸出入墊26上的信號(hào) 大小與品質(zhì)。不過(guò)，在本發(fā)明于圖3的實(shí)施例中，因?yàn)椴⒙?lián)有多組電路單元 24/驅(qū)動(dòng)電路30，在輸出入墊26上的總輸出電流就可由各驅(qū)動(dòng)電流30平均 分擔(dān)；等效上來(lái)說(shuō)，電阻R的阻值就可減少，降低電阻R對(duì)信號(hào)輸出可能造 成的負(fù)面響。
類似于圖2的實(shí)施例，本發(fā)明于圖3中的實(shí)施例也可因較佳的靜電放電 防護(hù)配置而放松電路單元24的布局設(shè)計(jì)規(guī)則，縮減各驅(qū)動(dòng)電路30的布局尺 寸與面積，也使各驅(qū)動(dòng)電路30中的同型晶體管Mn (和/或Mp)可共同實(shí)現(xiàn) 于一單指布局(single finger layout),以降低芯外驅(qū)動(dòng)電路的等效電容，快 驅(qū)動(dòng)電路30的響應(yīng)速度，減少轉(zhuǎn)態(tài)功率(switchingpower)消耗。不僅如此， 在圖3的實(shí)施例中，由于本發(fā)明進(jìn)一步并聯(lián)了多個(gè)電路單元24 (及芯外驅(qū)動(dòng) 電路30)，還可有效減少電阻對(duì)信號(hào)驅(qū)動(dòng)能力/信號(hào)品質(zhì)的負(fù)面響。事實(shí) 上，由于本發(fā)明較佳的靜電放電防護(hù)配置，即使本發(fā)明輸出入電路中包括了 額外設(shè)置的靜電放電防護(hù)電路與并聯(lián)架構(gòu)的多組驅(qū)動(dòng)電路及電阻，整個(gè)輸出 入電路的總面積都還是小于圖1中的公知技術(shù)，故本發(fā)明可有效實(shí)現(xiàn)小面積 的輸出入電路。為進(jìn)一步說(shuō)明本發(fā)明縮減布局面積的效果，請(qǐng)參考圖4與圖
圖4與圖5是分別就n型金屬氧化物半導(dǎo)體晶體管與p型金屬氧化物半 導(dǎo)體晶體管部分來(lái)比較公知技術(shù)與本發(fā)明輸出入電路的布局尺寸與面積。在 圖4右側(cè)的是圖l公知技術(shù)中n型金屬氧化物半導(dǎo)體晶體管MnO的布局LnO。相對(duì)地，圖4左側(cè)的布局Ln則可實(shí)現(xiàn)本發(fā)明于圖3實(shí)施例中的二極管D2 以及多個(gè)(譬如說(shuō)是4個(gè))并聯(lián)電路單元24中的n型金屬氧化物半導(dǎo)體晶 體管Mn與電阻R。其中，布局L_D2來(lái)實(shí)現(xiàn)二極管D2，布局L—R中則以4 個(gè)電阻布局Rr來(lái)實(shí)現(xiàn)4個(gè)電阻R，布局L一Mn則實(shí)現(xiàn)各驅(qū)動(dòng)電路30中的晶 體管Mn。各晶體管的柵極、源極與漏極則分別用G、 S、 D標(biāo)示； 一般來(lái)說(shuō)， 在芯外驅(qū)動(dòng)電路中，柵極G與源極S的距離(沿通道長(zhǎng)度方向的距離)會(huì)大 于柵極G與漏極D間的距離。不過(guò)，就如之前討論過(guò)的，由于公知技術(shù)中 驅(qū)動(dòng)電路還需負(fù)責(zé)靜電放電防護(hù)，故其晶體管的布局必須遵循嚴(yán)格的靜電放 電設(shè)計(jì)規(guī)則，使布局Ln0的尺寸/面積都無(wú)法縮減(譬如說(shuō)，其柵極G與源 極S間的距離無(wú)法縮減)。相較之下，本發(fā)明利用較佳的靜電放電防護(hù)配置 來(lái)放松晶體管的布局設(shè)計(jì)規(guī)則，可以不必受限于靜電放電設(shè)計(jì)規(guī)則。因此， 在相同電流驅(qū)動(dòng)力的情形下，本發(fā)明布局Ln的面積僅為公知布局Ln0的56 % (布局LnO的尺寸為32nm *49jim，布局Ln的尺寸為24^im*37(im)。換 句話說(shuō)，即使本發(fā)明布局Ln中包含了額外的靜電放電防護(hù)電路與電阻，其 面積還是得以有效縮減。
在圖5中，右側(cè)顯示的是圖1公知技術(shù)中p型金屬氧化物半導(dǎo)體晶體管 Mp0的布局Lp0。左側(cè)的布局Lp則可實(shí)現(xiàn)本發(fā)明于圖3實(shí)施例中的各個(gè)p 型金屬氧化物半導(dǎo)體晶體管Mp (布局L—Mp)與二極管D1 (布局L一D1)。 同樣地，在相同驅(qū)動(dòng)力的情形下進(jìn)行比較，本發(fā)明布局Lp的面積僅為公知 布局LpO的75% (布局LpO的尺寸為32pm *65(im，布局Lp的尺寸為 24|im*65|im)。
本發(fā)明的特點(diǎn)之一，就是能有效解除靜電放電設(shè)計(jì)規(guī)則對(duì)驅(qū)動(dòng)電路布局 的限制，讓本發(fā)明得以使用單指布局來(lái)實(shí)現(xiàn)各驅(qū)動(dòng)電路30的晶體管，此種 實(shí)施例請(qǐng)參考圖6。圖6中的布局Ln2用來(lái)實(shí)現(xiàn)本發(fā)明中的二極管D2、 一個(gè) 或多個(gè)并聯(lián)電路單元24中的n型金屬氧化物半導(dǎo)體晶體管Mn以及電阻R。 如圖6所示，二極管D2可形成于布局I^D2、電阻R可形成于布局I^R2， 本發(fā)明中一個(gè)或多個(gè)驅(qū)動(dòng)電路30中的晶體管Mn可共同實(shí)現(xiàn)于圖6中的單指 布局L—Mn2。各晶體管的柵極、源極與漏極則分別用G、 S、 D標(biāo)示。如圖 6所示，晶體管Mn的布局為單一一條，其柵極G沿單一直線方向呈現(xiàn)線性 的分布以形成單指布局，不需使用圖4中的梳狀多條柵極。如此的布局可以降低芯外驅(qū)動(dòng)電路30的等效電容，增快其速度，減少轉(zhuǎn)態(tài)功率(switching power)消耗，還能有效縮減布局面積。同理，驅(qū)動(dòng)電路30中的晶體管Mp也 可以用類似布局來(lái)實(shí)現(xiàn)，在此不再贅述。在解除靜電放電設(shè)計(jì)規(guī)則對(duì)驅(qū)動(dòng)電 路的布局限制方面，舉例來(lái)說(shuō)，本發(fā)明可以使晶體管Mn的布局L—Mn2不再 受限于所有指寬總和(total finger width)設(shè)計(jì)規(guī)則的限制，和/或各端點(diǎn)接點(diǎn)至 多晶硅接點(diǎn)距離(contact to poly spacing)設(shè)計(jì)規(guī)則的限制。指寬總和類似于圖 6中的尺度Wf，端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離則類似于尺度Lcpl和/或Lcp2。 在傳統(tǒng)上，這些尺度必須要大于一定的設(shè)計(jì)規(guī)則尺寸，導(dǎo)致驅(qū)動(dòng)電路的布局 面積無(wú)法縮減。利用本發(fā)明技術(shù)解除上述限制后，就可以有效縮減本發(fā)明驅(qū) 動(dòng)電路的布局尺寸與面積。
請(qǐng)參考圖7。圖7顯示的是本發(fā)明驅(qū)動(dòng)電路另一實(shí)施例30b配置于一電 路單元24b中的電路示意圖。電路單元24b中設(shè)置一 n型金屬氧化物半導(dǎo)體 晶體管MnB與一 p型金屬氧化物半導(dǎo)體晶體管MpB，并搭配一作為靜電放 電阻擋電路32的電阻R。在此實(shí)施例中，本發(fā)明可以由單一 p型金屬氧化 物半導(dǎo)體晶體管MpB來(lái)形成芯外驅(qū)動(dòng)電路30b，其于節(jié)點(diǎn)N1 (可視為第一 端)接收前驅(qū)動(dòng)器22的信號(hào)，以在節(jié)點(diǎn)N2 (可視為第二端)驅(qū)動(dòng)對(duì)應(yīng)的信 號(hào)。而n型金屬氧化物半導(dǎo)體晶體管MnB可作為一有源負(fù)載，其柵極可另 行偏壓(圖7中未示出)。類似于圖2與圖3中的電路單元24，圖7中的電 路單元24b也可于節(jié)點(diǎn)Nl與N2分別連接至圖2與圖3的節(jié)點(diǎn)Ns(信號(hào)端) 與Nc(連接端)，與前驅(qū)動(dòng)器22和靜電放電防護(hù)電路28共同形成一輸出入電 路。同樣地，由于電路單元24b中也設(shè)置有內(nèi)建的靜電放電阻擋電路32，故 驅(qū)動(dòng)電路30b中的晶體管MpB可以不用受靜電放電設(shè)計(jì)規(guī)則的限制，使其 尺寸與面積可以有效縮減。晶體管MpB也可以用小面積的單指布局來(lái)實(shí)現(xiàn)。
綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本 發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作 各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍 為準(zhǔn)，譬如說(shuō)，靜電放電阻擋電路除了以電阻來(lái)實(shí)現(xiàn)外，其他可提供等效電 阻的晶體管/電路結(jié)構(gòu)也可用來(lái)實(shí)現(xiàn)靜電放電阻擋電路。另外，除了二極管架 構(gòu)之外，本發(fā)明中的靜電放電防護(hù)電路也可替換采用其他種類具有相同功能 的靜電放電防護(hù)電路/架構(gòu)。
1權(quán)利要求
1. 一種輸出入電路，設(shè)于一芯片內(nèi)以驅(qū)動(dòng)該芯片外的其他電路；該輸出入電路包含有一輸出入墊，用來(lái)連接該芯片外的其他電路；一靜電放電防護(hù)電路，連接于該輸出入墊，該靜電放電防護(hù)電路設(shè)有一連接端；一信號(hào)端，其連接于一前驅(qū)動(dòng)器；以及至少一電路單元，各電路單元分別包含有一第一端以及一第二端，分別連接于該信號(hào)端及該連接端；一驅(qū)動(dòng)電路，連接于該第一端，其可驅(qū)動(dòng)由該信號(hào)端傳來(lái)的信號(hào)，以及一靜電放電阻擋電路，連接于該驅(qū)動(dòng)電路與該第二端之間；其中，當(dāng)靜電放電事件發(fā)生于該輸出入墊時(shí)，各電路單元中的靜電放電阻擋電路可實(shí)質(zhì)防止靜電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路。
2. 如權(quán)利要求1的輸出入電路，其中各驅(qū)動(dòng)電路中的至少一晶體管實(shí)現(xiàn) 于一單指布局。
3. 如權(quán)利要求1的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止靜 電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電路 的布局可以不受靜電放電設(shè)計(jì)規(guī)則的限制。
4. 如權(quán)利要求3的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止靜 電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電路 的布局可以不受所有指寬總和設(shè)計(jì)規(guī)則的限制。
5. 如權(quán)利要求3的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止靜 電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電路 的布局可以不受各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離設(shè)計(jì)規(guī)則的限制。
6. 如權(quán)利要求l的輸出入電路，其中該靜電放電阻擋電路為一電阻。
7. 如權(quán)利要求1的輸出入電路，其具有多個(gè)電路單元。
8. 如權(quán)利要求1的輸出入電路，其中各電路單元的驅(qū)動(dòng)電路中包含有一 晶體管，而該靜電放電阻擋電路為一電阻，連接于該晶體管與該第二端之間，其中該電阻的阻值根據(jù)該晶體管的擊穿電壓及靜電放電事件的預(yù)期電流所 決定。
9. 如權(quán)利要求8的輸出入電路，其中該晶體管為一 n型金屬氧化物半導(dǎo)體晶體管或一p型金屬氧化物半導(dǎo)體晶體管。
10. 如權(quán)利要求1的輸出入電路，其中該靜電放電防護(hù)電路包含有至少一二極管或一齊納二極管，各二極管連接于該連接端與一對(duì)應(yīng)電壓電平之間；其中，當(dāng)靜電放電事件發(fā)生時(shí)，至少一二極管可導(dǎo)通以引導(dǎo)靜電放電的 電流。
11. 一種輸出入電路，設(shè)于一芯片內(nèi)以驅(qū)動(dòng)該芯片外的其他電路；該輸 出入電路包含有一輸出入墊，用來(lái)連接該芯片外的其他電路；一靜電放電防護(hù)電路，連接于該輸出入墊；該靜電放電防護(hù)電路設(shè)有一 連接端；以及多個(gè)電路單元，每一電路單元分別包含有一第一端以及一第二端，分別連接于同一信號(hào)端及該連接端； 一驅(qū)動(dòng)電路，連接于該第一端，其可驅(qū)動(dòng)由該信號(hào)端傳來(lái)的信號(hào)，以及一靜電放電阻擋電路，連接于該驅(qū)動(dòng)電路與該第二端之間； 其中，當(dāng)靜電放電事件發(fā)生于該輸出入墊時(shí)，各電路單元中的靜電放電 阻擋電路可實(shí)質(zhì)防止靜電放電的電流由該連接端進(jìn)入至該驅(qū)動(dòng)電路。
12. 如權(quán)利要求11的輸出入電路，其中各驅(qū)動(dòng)電路中的至少一晶體管實(shí) 現(xiàn)于一單指布局。
13. 如權(quán)利要求11的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止 靜電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電 路的布局可以不受靜電放電設(shè)計(jì)規(guī)則的限制。
14. 如權(quán)利要求13的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止 靜電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電 路的布局可以不受所有指寬總和設(shè)計(jì)規(guī)則的限制。
15. 如權(quán)利要求13的輸出入電路，其中該靜電放電阻擋電路可實(shí)質(zhì)防止 靜電放電的電流由該連接端進(jìn)入至各電路單元中的驅(qū)動(dòng)電路，以使各驅(qū)動(dòng)電路的布局可以不受各端點(diǎn)接點(diǎn)至多晶硅接點(diǎn)距離設(shè)計(jì)規(guī)則的限制。
16. 如權(quán)利要求11的輸出入電路，其中各電路單元中的驅(qū)動(dòng)電路中包含 有一晶體管，而該靜電放電阻擋電路連接于該晶體管與該第二端之間。
17. 如權(quán)利要求16的輸出入電路，其中該靜電放電阻擋電路為一電阻， 該電阻的阻值根據(jù)該晶體管的擊穿電壓及靜電放電事件的預(yù)期電流所決定。
18. 如權(quán)利要求16的輸出入電路，其中該晶體管為一 n型金屬氧化物半 導(dǎo)體晶體管或一 p型金屬氧化物半導(dǎo)體晶體管。
19. 如權(quán)利要求11的輸出入電路，其中該靜電放電防護(hù)電路包含有至少 一二極管或一齊納二極管，各二極管連接于該連接端與一對(duì)應(yīng)電壓電平之 間；其中，當(dāng)靜電放電事件發(fā)生時(shí)，至少一二極管可導(dǎo)通以引導(dǎo)靜電放電的 電流。
全文摘要
本發(fā)明提供一種小面積的輸出入電路，其在核心電路/前驅(qū)動(dòng)器與輸出入墊之間設(shè)置一個(gè)或多個(gè)并聯(lián)的電路單元與一靜電放電防護(hù)電路。各電路單元中則設(shè)置有一芯外驅(qū)動(dòng)電路及一輸出端電阻。其中，靜電放電防護(hù)電路可防護(hù)輸出入墊上的靜電放電事件，各電路單元中的電阻則實(shí)現(xiàn)靜電放電阻擋的功能以防止靜電放電電流進(jìn)入至對(duì)應(yīng)驅(qū)動(dòng)電路，使驅(qū)動(dòng)電路中的晶體管不必受限于靜電放電設(shè)計(jì)規(guī)則，并可實(shí)現(xiàn)于單指布局(single finger layout)以降低驅(qū)動(dòng)電路的等效電容。如此便可有效縮減驅(qū)動(dòng)電路乃至于整個(gè)輸出入電路的總面積，實(shí)現(xiàn)小面積的輸出入電路。
文檔編號(hào)H03K19/00GK101510772SQ20091012764
公開日2009年8月19日 申請(qǐng)日期2009年3月19日 優(yōu)先權(quán)日2009年3月19日
發(fā)明者吳志宏, 張鴻儀, 洪國(guó)鐘 申請(qǐng)人:智原科技股份有限公司