專利名稱：環(huán)路濾波器、量化器、數(shù)模轉換器以及運算放大器的制作方法
技術領域：
本發(fā)明有關于將模擬輸入轉換為數(shù)字輸出，更具體地，有關于sa模數(shù)轉換 器，其包含新穎設計的環(huán)路濾波器、量化器、數(shù)模轉換器、和/或運算放大器。
背景技術：
當前，信息和通信技術市場正急速發(fā)展，因此，無線通信變得日益重要。 目前，已發(fā)展出多種無線通信系統(tǒng)。通常，無線信號由天線接收，從接收的頻 譜中選擇所需頻帶。接著，選擇的所需頻帶經(jīng)過多種信號處理過程，包括模擬 濾波、放大、解調(diào)制、模數(shù)轉換等。進一步的信號處理由數(shù)字電路(例如數(shù)字 信號處理器DSP)在數(shù)字域完成。
用于無線通信應用的接收機設計的重要趨勢為更小的產(chǎn)品體積、更低的 產(chǎn)品成本以及更長的待機(stand-by)時間。可通過增加集成度以使得產(chǎn)品更小以 及更^更宜。此即意味著外部元件(例如電感和濾波器)集成于芯片上。因此于 接收機上實現(xiàn)的模數(shù)轉換器可發(fā)揮重要作用。更具體地，將模數(shù)轉換器轉移至 接收機的天線一側可使(外部)模擬功能更多的數(shù)字集成至單個芯片上。然而， 如此則需求模數(shù)轉換器具有高的線性度、動態(tài)范圍和帶寬的能力。
由于連續(xù)時間2A調(diào)制結合了固有反鋸齒(anti-aliasing)濾波、優(yōu)異的線性性 能以及低功耗能力，因此對于模數(shù)轉換來說連續(xù)時間i:A調(diào)制是較好的技術。因 此，在無線通信系統(tǒng)中，例如GSM/WCDMA系統(tǒng)，連續(xù)時間i:A模數(shù)轉換器顯 而易見的成為不可或缺的基本組件(buildingblock)。于是，可于穩(wěn)健和可擴展的 DSP內(nèi)處理大部分的前端增益自適應和限制(blocker)濾波。
據(jù)此，如何設計可滿足指定應用(例如無線通信接收機)需求的連續(xù)時間i:a 模數(shù)轉換器成為電路設計者的一大難題。

發(fā)明內(nèi)容
為了設計出可滿足指定應用需求的連續(xù)時間sa模數(shù)轉換器，本發(fā)明提供一 種環(huán)路濾波器、量化器、數(shù)模轉換器以及運算放大器。本發(fā)明提供一種環(huán)路濾波器，實現(xiàn)于i:A模數(shù)轉換器中，所述環(huán)路濾波器包
括多個串行連接的積分器，包括第一積分器和第二積分器；第一正反饋電阻 性元件，置于第一正反饋路徑中，其中所述第一正反饋路徑位于所述第二積分 器的第 一輸出節(jié)點和所述第 一積分器的第 一輸入節(jié)點之間；以及第 一 負反饋電 阻性元件，置于第一負反饋路徑中，其中所述第一負反饋路徑位于所述第二積 分器的第二輸出節(jié)點和所述第一積分器的所述第一輸入節(jié)點之間。
本發(fā)明另提供一種量化器，實現(xiàn)于SA模數(shù)轉換器中，所述量化器包括一 比較電路，用于比較模擬輸入與多個不同的參考電壓，以分別獲得多個比較結 果，其中每個所述比較結果具有第一邏輯值或者第二邏輯值；以及處理電路， 耦接于所述比較電路，用于根據(jù)所述比較結果產(chǎn)生多個輸出邏輯值，其中當所 述比較結果包括至少一個第一邏輯值和至少一個第二邏輯值時，所述處理電路 可使相應于所述比較結果一部分中每個比較結果的輸出邏輯值為所述第一邏輯 值，以及可使相應于所述比較結果剩余部分中每個比較結果的輸出邏輯值為所 述第二邏輯值，其中所述比較結果中所述一部分中的每個比較結果所對應的參 考電壓大于所述比較結果中所述剩余部分中的每個比較結果所對應的參考電 壓。
本發(fā)明另提供一種數(shù)模轉換器，實現(xiàn)于SA模數(shù)轉換器中，所述數(shù)模轉換器 包括至少一個數(shù)模轉換單元，其中每個數(shù)模轉換單元依據(jù)時鐘信號操作以將 輸入比特轉換成一模擬輸出信號，其中每個數(shù)模轉換單元包括電容性裝置； 電阻性裝置，用于將所述模擬輸出信號輸出至所述模數(shù)轉換器的運算放大器 輸入端；以及切換裝置，耦接于所述電容性裝置和所述電阻性裝置之間，用于 當所述時鐘信號處于第一邏輯電平時，斷開所述電容性裝置和所述電阻性裝置 間的連接且將電源與所述電容性裝置連接以對所述電容性裝置預充電，以及用 于當所述時鐘信號處于與所述第 一邏輯電平不同的第二邏輯電平時，斷開所述 電源與所述電容性裝置的連接且將所述電阻性裝置與所述電容性裝置連接以產(chǎn) 生相應于所述輸入比特的所述模擬輸出信號；其中所述電阻性裝置耦接于所述 運算放大器的輸入端和所述切換裝置之間。
本發(fā)明另提供一種運算放大器，實現(xiàn)于SA;f莫^:轉換器中，所述運算放大器 包括第一信號處理區(qū)塊，耦接于所述運算放大器的輸入端和輸出端之間；第 二信號處理區(qū)塊，耦接于所述運算放大器的所述輸入端和所述輸出端之間，其 中與所述第一信號處理區(qū)塊相比，所述第二信號處理區(qū)塊具有較低增益和較高帶寬；第一電流鉗位電路，耦接于所述第一信號處理區(qū)塊，用于鉗位提供至所 述第一信號處理區(qū)塊的第一偏置電流；以及第二電流鉗位電路，耦接于所述第 二信號處理區(qū)塊，用于4計位提供至所述第二信號處理區(qū)塊的第二偏置電流。
本發(fā)明可滿足無線通信接收4幾應用的需求，能夠更好減小環(huán)路濾波器電阻器 的大小，形成無泡沫錯誤的溫度計碼，且本發(fā)明提出的運算放大器和反饋數(shù)模 換器配置，可降低諧波失真。
以下為根據(jù)多個圖式對本發(fā)明的較佳實施例進行詳細描述，本領域技術人員 閱讀后應可明確了解本發(fā)明的目的。


圖1為根據(jù)本發(fā)明示范實施例的連續(xù)時間SA模數(shù)轉換器的方塊示意圖。 圖2為圖1所示的復用器的示范實施的示意圖。 圖3為圖1所示環(huán)路濾波器的示范實施的示意圖。 圖4為示范電路模型。
圖5為圖1中所示量化器的示范實施的示意圖。
圖6為圖5中所示的處理電路的示范才喿作示意圖。
圖7為DAC的示范實施示意圖。
圖8為根據(jù)本發(fā)明運算放大器的示范實施的示意圖。
圖9為圖8所示的示范運算放大器的一種實施的電路示意圖。
圖10為根據(jù)本發(fā)明補償電容性元件Cc的第一示范位置示意圖。
圖11為根據(jù)本發(fā)明補償電容性元件Cc的第二示范位置示意圖。
具體實施例方式
在說明書及申請專利權利要求當中使用了某些詞匯來指稱特定的元件。所 屬領域中具有通常知識者應可理解，硬件制造商可能會用不同的名詞來稱呼同 一個元件。本說明書及申請專利權利要求并不以名稱的差異來作為區(qū)分元件的 方式，而是以元件在功能上的差異來作為區(qū)分的準則。在通篇說明書及權利要 求當中所提及的"包含"為開放式的用語，故應解釋成"包含但不限定于"。以 外，"耦接，， 一詞在此為包含任何直接及間接的電氣連接手段。因此，若文中描 述第 一裝置耦接于第二裝置，則代表該第 一裝置可直接電氣連接于該第二裝置， 或透過其它裝置或連接手段間接地電氣連接至該第二裝置。實施例的連續(xù)時間SA模數(shù)轉換器的方塊示意圖。連
續(xù)時間SA模數(shù)轉換器100包括加法器102、環(huán)路濾波器104、量化器106、動 態(tài)元件匹配(dynamic element matching, DEM)電路108、鎖存器110以及數(shù)模轉 換器(Digital to Analog Converter, DAC)112。加法器102將模擬輸入S—IN和DAC 輸出DAC一OUT之差輸出至環(huán)路濾波器104。環(huán)路濾波器104根據(jù)所需噪聲轉移 函數(shù)(noise transfer fUnction, NTF)進行設計，并且通過運算放大器和RC元件實 現(xiàn)。舉例而言，環(huán)路濾波器104包括一個或多個積分器。環(huán)路濾波器104的輸 出經(jīng)量化器106處理以獲取數(shù)字輸出S一OUT。
在此示范實施例中，DAC 112通過多比特開關電容(switched-capacitor)DAC 實現(xiàn)而非由單比特DAC實現(xiàn)。此處選擇多比特DAC可實現(xiàn)在NTF中具有適度 頻帶外增益(例如7.56dB)的低階環(huán)路濾波器，其中的適度頻帶外增益可提供 例如96dB的信號量化噪聲比率(signal-to-quantization-noise ratio, SQNR)。緊湊的 環(huán)路濾波器可使得具有較少的信號路由和雜散電容(stray capacitance),其中由于 運算放大器的輸入寄生電容(parasitic capacitance)使得運算放大器的帶寬惡化， 因此雜散電容更易于存在于高速操作中。此示范實施例中的DAC 112使用多比 特DAC結構實現(xiàn)，因此DAC 112包括多個DAC單元，每個DAC單元將一個 輸入比特轉化為一個模擬輸出信號。由于多重DAC單元的有限的匹配特性，采 用線性化技術(例如動態(tài)元件匹配)以調(diào)整不匹配。因此采用DEM電路108以 平均DAC 112中DAC單元間的不匹配。如圖1所示，示范DEM電路108包括 計數(shù)器114和復用器116。計數(shù)器114根據(jù)量化器106的處理結果產(chǎn)生選擇信號 PTR，復用器116通過參考選擇信號PTR將量化器106的處理結果轉送至選4奪 的DAC單元進行數(shù);溪轉換。舉例而言，通過采用包含多個開關元件的開關矩陣 以實現(xiàn)復用器116。圖2為圖1所示的復用器116的示范實施的示意圖。圖2中 的每個圓圏表示一個開關元件。假定DAC 112有八個DAC單元。因此，輸出 比特M0-M7將分別被轉送至DAC單元以進行數(shù)模轉換。更具體地，開關矩陣 實質(zhì)上是八個8選1復用器單元的聯(lián)合體，每個8選1復用器由選擇信號PTR 控制。八個8選1復用器單元的輸出可分別作為輸出比特M0-M7;即是，基于 選捧信號PTR的設置和8選1復用器單元的實際配置，每個8選1復用器單元 從輸入比特Q0-Q6和接地電平GND中選擇其中之一作為復用器輸出，即作為 相應的輸出比特。如圖2所示，選擇信號PTR所作的當前選擇可使輸入比特 Q0-Q6和接地電平GND分別作為輸出比特M0-M7;然而，若選擇信號PTR轉移至下一位置，則選擇信號PTR所作的新選擇可使輸入比特Q0-Q6和接地電平GND分別作為輸出比特M1-M7和M0。在量化器106的處理結果具有兩個比特Q0和Q1的例子中，圖2中所示的選擇信號PTR所作的當前選擇可使輸入比特QO和Ql分別作為輸出比特MO和Ml;以及選擇信號PTR所作的下一個選擇可使輸入比特QO和Ql分別作為輸出比特M2和M3。當以循環(huán)(rotation)的方式選擇DAC單元時，在每個模數(shù)轉換周期中可有效配置DAC單元，因此可減弱固有元件的不匹配效應。
如圖1所示，鎖存器110位于DAC 112和DEM電路108之間。在此示范實施例中，鎖存器IIO用于保持復用器114的輸出，以便DEM電路108提前計算選擇信號PTR用于下一個周期。因此，DEM電^各108可使全部周期均有效工作。
由于本發(fā)明并非致力于DEM電路108和鎖存器110的設計，因此筒潔起見，不再進一步贅述。另一方面，本發(fā)明提出了圖1所示的示范連續(xù)時間SA模數(shù)轉換器100中包含的環(huán)路濾波器104、量化器106和DAC 112的新穎性設計。進一步描述如下。
圖3為圖1所示環(huán)路濾波器104的示范實施的示意圖。在此示范實施中，環(huán)路濾波器104是使用反契比雪夫(inverse-Chebyshev)噪聲轉移函數(shù)的3階前饋(feed-forward)環(huán)路濾波器，且包括多個串行連接的積分器302、 304和306,其中積分器304可稱為第一積分器，積分器306可稱為第二積分器。經(jīng)由節(jié)點NA和NB， DAC 112的輸出反饋至環(huán)路濾波器104,其中節(jié)點NA和NB處的互連可作為圖1中所示的加法器102，用于才艮據(jù)DAC 112的DAC輸出調(diào)整環(huán)3各濾波器104的實際輸入。此外，負反饋電阻性元件Rn和Rn，分別位于積分器304和306間的負反饋路徑中。每個負反饋電阻性元件形成一個諧振器，該諧振器可在噪聲轉移函數(shù)中于特定頻率(例如2MHz)附近形成一個缺口(notch);然而，由于反饋系數(shù)通常非常小，因此需要大的電阻值以實現(xiàn)每個負反饋電阻性元件，負反饋電阻性元件可能占據(jù)較大的芯片面積。為了解決此問題，本發(fā)明提出使用位于積分器304和306間各自正反饋路徑中的附加正反饋電阻性元件。更具體地，如圖3所示， 一個正反^t電阻性元件Rp (也稱為第一正反饋電阻性元件)耦接于積分器306的第一輸出節(jié)點(-)和積分器304的第一輸入節(jié)點(-)間，另一個正反饋電阻性元件Rp，(也稱為第二正反饋電阻性元件)耦接于積分器306的第二輸出節(jié)點(+)和積分器304的第二輸入節(jié)點(+)間，負反饋電阻性元件Rn(也稱為第一負反饋電阻性元件)耦接于積分器306的第二輸出節(jié)點(+)和積分器304的第一輸入節(jié)點(-)間，負反饋電阻性元件Rn，(也稱為第二負反饋電阻性元件)耦接于積分器306的第一輸出節(jié)點(-)和積分器304的第二輸入節(jié)點(+)間。
在每個正反饋電阻性元件具有適當?shù)碾娮柚翟O定下，可據(jù)此獲得一個較大的有效電阻值。在本實施例中，設置正反饋電阻性元件Rp的電阻值大于負反饋電阻性元件Rn的電阻值；并且，設置正反饋電阻性元件Rp，的電阻值大于負反饋電阻性元件IV的電阻值。參考圖4，圖4為示范電路模型。可使用圖4中的示范電路模型估測有效電阻值。S域的轉移函數(shù)H(s)可表述為
<formula>formula see original document page 11</formula> (1)
在上述方程式(l)中，C表示反饋電容的電容值，Ri表示負反饋電阻性元件
的電阻值，R2表示正反饋電阻性元件的電阻值。因此，負反饋電阻性元件和正
反饋電阻性元件組合的有效電阻值Reff可表述如下<formula>formula see original document page 11</formula>(2)
若設置正反饋電阻性元件的電阻值大于但是接近負反饋電阻性元件的電阻值(例如RfR4+AR),則有效電阻值Reff可變?yōu)?br> <formula>formula see original document page 11</formula>(3)
因此，通過增加正反饋電阻性元件至環(huán)路濾波器的正反饋路徑，可獲得較
大的有效電阻值Reff。相較于僅使用負反饋電阻性元件的設計，本發(fā)明提出的使用正反饋電阻性元件和負反饋電阻性元件組合的設計可有效減小電阻器大小，例如可減小l(H咅。
圖5為圖1中所示量化器106的示范實施的示意圖。在此示范實施中，量化器106包括比較電路502和處理電路504。簡言之，比較電路502用于比較模擬輸入與多個不同的參考電壓以分別獲取多個比較結果CRo-CR6，其中每個比較結果有第一邏輯值或者第二邏輯值，模擬輸入包括自圖3中所示的環(huán)路濾波器104產(chǎn)生的Vo+和Vo-。在此示范實施例中，圖5所示的比4支電路502通過采用并行ADC(Flash ADC or parallel ADC)結構實現(xiàn)。因此采用包括多個前置i文大器506和多個鎖存器508的傳統(tǒng)并行ADC設計。鎖存器508在ADC時鐘CKQ的每個上升沿重新產(chǎn)生已鎖存比特。傳統(tǒng)的并行ADC設計已為相關領域技術人員所熟知，簡潔起見這里不再贅述。
并且，在此示范實施中采用3比特并行ADC結構。因此，比較電路502產(chǎn)
生的數(shù)字溫度計碼(thermometer code)包括(23-l)比特CRe、 CR5......CR2、 CR4、
CRo，其中CRe為最高有效位(most significant bit, MSB), CRo為最低有效位(leastsignificant bit, LSB)。通常，當模擬輸入電壓高于與其比較的相應參考電壓時，則數(shù)字溫度計碼的一個比特為"1";否則，設置該比特為"0"。因此，數(shù)字溫度計碼從"1"至"0"的轉變點即是模擬輸入電壓變得小于特定參考電壓的點。一般的，正如本領域技術人員所知的，數(shù)字溫度計碼具有常規(guī)模式，例如從MSB至LSB為0001111。然而，誤差可能致使數(shù)字溫度計碼具有異常模式，例如0101111。在數(shù)字溫度計碼出現(xiàn)的偽"1"稱之為泡沫錯誤(bubbleerror)。為有效消除泡沫錯誤以及仲裁亞穩(wěn)態(tài)(meta-stability)條件，本發(fā)明因此提出 一種多米諾(domino)量化器結構。處理電路504耦接比較電路502，通過處理比較結果CRo-CR6產(chǎn)生多個輸出邏輯值QO-Q6。處理電路504的操作可簡潔總結如下。
當比較結果CRo-CRe包含至少一個第一邏輯值和至少一個第二邏輯值(即比較結果CRo-CRe即非全"0"也非全T),則在比較結果CRo-CRg中可能存在泡沫錯誤。處理電路504因此用于消除比較結果CRq-CR6中不期望的泡沫錯誤，并因此產(chǎn)生輸出邏輯值Q0-Q6，其中輸出邏輯值Q0-Q6形成不含任何泡沫錯誤的數(shù)字溫度計碼。關于從處理比較結果CRo-CR^中分別獲得的輸出邏輯值
和第二部分，其中第一部分包括一個或多個輸出邏輯值，每個:出邏輯值具有相同的邏輯值(例如"0"),且第一部分與比較結果CRo-CR6中的一部分(例如CR4、 CR5和CR6)相關，該部分相應于與模擬輸入相比較高的參考電壓，所述模擬輸入產(chǎn)生自前述環(huán)路濾波器104，其中第二部分包括一個或多個輸出邏輯值，每個輸出邏輯值具有相同的邏輯值(例如"1"),且第二部分與比較結果CRo-CR6中的剩余部分(例如CRo、 CR!、 CR2和CR3)相關，該剩余部分相應于與模擬輸入相比較低的參考電壓，所述模擬輸入產(chǎn)生自前述環(huán)路濾波器104。
簡言之，處理電路504使得相應于比較結果中一部分(例如CR4、 CR5和CR6)的每個比較結果的輸出邏輯值(例如Q4、和Q5和Q6 )具有第一邏輯值(例如"0")，并且使得相應于比較結果中剩余部分(例如CR。、 CRp CR2和CR3)的每個比較結果的輸出邏輯值(例如QO、 Ql、和Q2和Q3)具有第二邏輯值(例如"i"),其中比較結果中一部分的每個比較結果所對應的參考電壓大于比較結
果中剩余部分的每個比較結果所對應的參考電壓。換言之，處理電路504可避免于量化器106的最終輸出中出現(xiàn)下述模式兩個"0"夾著一個或多個"1"以及兩個"1"夾著一個或多個"0"。進一步描述如下。
在圖5所示的示范實施中，使用多個邏輯門506—1、 506—2.......506—N-2、
506—N-l以實現(xiàn)處理電路504。請注意，處理電路504中邏輯門的數(shù)目取決于比較電路502產(chǎn)生的比較結果的數(shù)目。舉例而言，假設比較結果的數(shù)目等于正整數(shù)N,則處理電路504具有N-1個邏輯門。關于圖5所示的示范實施例，因為比較結果CRo-CR6的數(shù)目等于7 (即N二7)，則于處理電路504中實現(xiàn)的邏輯門的數(shù)目為6 (即N隱l-6)。
如圖5所示，邏輯門506—1、 506—2.......506—N-2、 506—N-l以多米諾方式
耦接，用于分別產(chǎn)生輸出邏輯值Q0-Q6,其中邏輯門506—1為在前的邏輯門，
邏輯門506—N為最后的邏輯門，邏輯門506—2.......506—N-2為中間的N-3個邏
輯門。具體地，在前的邏輯門(即邏輯門506—1 )的第二輸入節(jié)點IN2接收比較結果CRo，其中比較結果CRo直接作為一個輸出邏輯值QO;邏輯門506—1、
506—2.......506—N-2、506—N-l的第一輸入節(jié)點IN1分別接收比較結果CRo誦CRe,
在前的邏輯門(即邏輯門506—1 )和接下來的N-3個邏輯門(即邏輯門506—2至506—N-2)中每個邏輯門的輸出節(jié)點耦接下一個邏輯門的第二輸入節(jié)點IN2。
在此示范實施例中，邏輯門506—1、 506—2.......506—N-2、 506—N-l中每個
邏輯門均為與門(AND gate)。因此，處理電i 各504實現(xiàn)的組合邏輯可在偵測到存在任何零時，將后續(xù)鎖存輸出重新設置為0。請參看圖6，圖6為圖5中所示的處理電路504的示范操作示意圖。當比較結果CR4具有邏輯值"0"時，根據(jù)與門的固有特性，則相應的輸出邏輯值Q4將為"0";此外，由于級聯(lián)與門，則接下來的輸出邏輯值Q5和Q6也將為零。因此具有泡沫錯誤問題的初始溫度計碼0101111可調(diào)整為無泡沫錯誤的溫度計碼0001111。
請注意，因為每次只有一個鎖存輸出進行切換(toggle)并且由于過采樣只有一個或兩個鎖存輸出周期性(from cycle to cycle)的改變狀態(tài)，與門鏈的延遲并不
會造成問題。此外，在上述示范實施中，邏輯門506—1、 506—2.......506—N-2、
506一N-1中的每一個均使用一個與門實現(xiàn)；然而，々i定達到避免兩個"0"夾著一個或多個"1"以及兩個"1"夾著一個或多個"0"的相同的目標，則以多米諾方式耦接的邏輯門506—1、 506—2.......506—N-2、 506—N-l也可由其它邏輯電
路實現(xiàn)。
本發(fā)明另一個重要設計方面為圖2中所示的DAC 112。請參考圖7，圖7為DAC112的示范實施示意圖。在此示范實施例中，DAC 112為多比特開關電容DAC,包括多個DAC單元702,且多個DAC單元702根據(jù)DAC時鐘信號CK同時將多個輸入比特diiK7:0分別轉換為多個模擬輸出信號；此外，DAC 112經(jīng)由節(jié)點NA和NB將模擬輸出信號輸出至環(huán)路濾波器104。換言之，在此示范實施例中，DAC 112用于將模擬輸出信號輸出至環(huán)路濾波器104的運算放大器的輸入端(例如積分器302中實現(xiàn)的運算放大器的反向輸入端(-)和/或非反向輸入端(+))。每個DAC單元702具有電容性裝置704、切換裝置706和電阻性裝置708。如圖7所示，電阻性裝置708位于靠近環(huán)路濾波器104中運算放大器輸入側的位置。即是說，電阻性裝置708耦接于運算放大器的輸入端(例如前述的環(huán)路濾波器104的運算放大器的輸入端)與切換裝置706之間，用于輸出模擬輸出信號至運算放大器的輸入端，其中運算放大器的輸入端位于連續(xù)時間SA模數(shù)轉換器100中。切換裝置706耦接于電容性裝置704和電阻性裝置708之間以隔離頻率耦合，用于大幅改進總諧波失真(total harmonic distortion, THD)。當時鐘信號CK處于第一邏輯電平(例如"0")時，切換裝置706斷開電阻性裝置708與電容性裝置704的連接，且將電源與電容性裝置704連接以對電容性裝置704預充電(pre-charge),.其中電源包括第一供應電壓V。和第二供應電壓Vm;另一方面，時鐘信號CK處于第二邏輯電平(例如"1")時，切換裝置706斷開電源與電容性裝置704的連接，且將電阻性裝置708與電容性裝置704連接，以產(chǎn)生相應于輸入比特的模擬輸出信號。簡言之，在DAC單元702的第一階段，對電容性裝置704預充電以相應于供應電壓進行儲存電荷；在DAC單元702的第二階段，根據(jù)量化器輸出，儲存于電容性裝置704的電荷轉移至圖3所示的積分器302的電容性元件。
更詳細的，電容性裝置704包括第一電容性元件Cdac和第二電容性元件
Cdac，，其中第一電容性元件Cdac耦接于接地節(jié)點GND和第一節(jié)點A之間，第二電容性元件Qac，耦接于接地節(jié)點GND和第二節(jié)點B之間；電阻性裝置708包
括第 一 電阻性元件Rdac和第二電阻性元件Rdae，，其中第 一 電阻性元件的一
端耦接節(jié)點NA,第二電阻性元件R^e，的一端耦接節(jié)點NB;此外，切換裝置706包括第一切換器SW1、第二切換器SW2、第三切換器SW3、第四切換器SW4、第五切換器SW5和第六切換器SW6,其中第一切換器SW1耦接于第一供應電 壓v。和第一節(jié)點A之間，第二切換器SW2耦接于第二供應電壓Vm和第二節(jié) 點B之間，第三切換器SW3耦接于第一電阻性元件Rdac和第一節(jié)點A之間，第 四切換器SW4耦接于第二電阻性元件Rdae，和第二節(jié)點B之間，第五切換器SW5
耦接于第一電阻性元件R^和第二節(jié)點B之間，第六切換器SW6耦接于第二電
阻性元件Rdac，和第一節(jié)點A之間。如圖7所示，第一切換器SW1和第二切換 器SW2的開/關狀態(tài)由^控制，意味著，當時鐘信號為邏輯低電平(例如"0") 時，第一切換器SW1和第二切換器SW2均為導通狀態(tài)；第三切換器SW3和第 四切換器SW4的開/關狀態(tài)由C&"控制，意味著，當時鐘信號為邏輯高電平且 輸入比特的邏輯值為第一邏輯值(例如"l，，)時，第三切換器SW3和第四切換 器SW4均導通；第五切換器SW5和第六切換器SW6的開/關狀態(tài)由CX.^控制， 意味著，當時鐘信號為邏輯高電平且輸入比特的邏輯值為第二邏輯值(例如"O") 時，第五切換器SW5和第六切換器SW6均導通。
把噪聲影響和ADC輸入緩沖器的驅動能力納入考慮，則環(huán)路濾波器104(即 圖3所示的積分器302的每個電阻性元件)的輸入電阻值由較大的電阻值設定，
例如4k歐姆。此外，當環(huán)路濾波器104的輸入電阻值遠大于第一電阻性元件Rdac
以及遠大于第二電阻性元件R^，的情況下，運算放大器的輸入共模因此由第一
供應電壓Vrp和第二供應電壓Vm的平均值決定。請注意，時間常數(shù)i^c'G/。c不
僅影響環(huán)路增益，并且還影響抖動敏感度。當考慮電源預算，在示范實施例中 的時間常數(shù)i^"c.Cfac可設置為O.IT，其中T為DAC時鐘信號CK的一個周期。 并且，在采用歸零碼的情況下，由于歸零碼的固有特征，節(jié)點A和B的電壓會 在每周期重新設置，因此則不存在數(shù)據(jù)依賴性。
關于圖3所示的環(huán)路濾波器104中使用的運算放大器，本發(fā)明進一步提出 一種如圖8所示的新穎設計。圖8為根據(jù)本發(fā)明運算放大器的示范實施的示意 圖。運算放大器800包括第一信號處理區(qū)塊802、第二信號處理區(qū)塊804、多個 電流鉗位電3各(clamping circuit)806和808以及電流才莫式共沖莫反^t(common-mode feedback, CMFB)電路810，其中第一信號處理區(qū)塊802和第二信號處理區(qū)塊804 均耦接于運算放大器800的輸入端IN和輸出端OUT之間，電流鉗位電路806 (也稱為第一電流鉗位電路)耦接于第一信號處理區(qū)塊802,用于鉗位提供至第 一信號處理區(qū)塊802的第一偏置電流Ib，電流鉗位電路808 (也稱為第二電流4甘 位電路)耦接于第二信號處理區(qū)塊804，用于鉗位提供至第二信號處理區(qū)塊804的第二偏置電流lb，，電流模式共模反饋電路810耦接于電流鉗位電路806和808 與第一信號處理區(qū)塊802和第二信號處理區(qū)塊804連接的節(jié)點處。請注意，與 第一信號處理區(qū)塊802相比，第二信號處理區(qū)塊804具有較低的增益和較高的 帶寬。此外，第一信號處理區(qū)塊802才艮據(jù)輸入端IN的輸入信號產(chǎn)生第一輸出信 號S1 ，第二信號處理區(qū)塊804根據(jù)輸入端IN相同的輸入信號產(chǎn)生第二輸出信號 S2,輸出端OUT的輸出信號等于第一輸出信號Sl和第二輸出信號S2的組合。 此外，第一信號處理區(qū)塊802和第二信號處理區(qū)塊804組合的總頻率響應等于 第一信號處理區(qū)塊802的頻率響應和第二信號處理區(qū)塊804的頻率響應的組合。
請結合圖8參考圖9,圖9為圖8所示的示范運算放大器800的一種實施的 電路示意圖。電^各區(qū)塊902包括依據(jù)輸入電壓Vi+和Vi-以及偏置電壓VB1和 VB2操作的多個晶體管，電路區(qū)塊902可提供一級放大(相當于第二信號處理 區(qū)塊804)和二級放大(相當于第一信號處理區(qū)塊802)。為保持差分對Ml和 Ml，處于飽和狀態(tài)并且為使輸出擺動最大，則必須將輸入共模電壓設置得較高， 這樣可使尾電流源無動態(tài)余量(headroom)。此外，當應用開關電容DAC時，在 輸入電壓Vi+和Vi-中存在電壓階躍。因此在1.2V的供應電壓下操作運算放大器 存在困難。因此本發(fā)明提出采用電流鉗位電路通過追蹤晶體管M3和晶體管M2 的電壓Vds以減弱此問題。電流鉗位電路甚至在50mV的電壓Vds下也可具有高 輸出電阻值。其中VDD是電源電壓，Vb和Vb，是相應于偏置電流Ib和Ib，的電 壓。晶體管M4和M5形成無鏡像極心(mirror pole)的電流模式共模反饋電路810， 且根據(jù)參考電壓VCMR和從輸出電壓Vo+和V(T進行電壓分割獲取的電壓，晶 體管M4和M5控制共模電壓。
此外，可采用補償電容性元件Cc以向低帶寬路徑(即第一信號處理區(qū)塊 802)加入主極點，以使高帶寬路徑(即第二信號處理區(qū)塊804)盡早得以改善 相位容限(phase margin)。圖10為根據(jù)本發(fā)明補償電容性元件Cc的第一示范位 置示意圖。第一信號處理區(qū)塊802包括第一級1002和第二級1004，第一級1002 的輸出節(jié)點耦接第二級1004的輸入節(jié)點，補償電容性元件Cc耦接于第一級1002 的輸出節(jié)點(即第二級1004的輸入節(jié)點)和接地節(jié)點GND之間。圖11為根 據(jù)本發(fā)明補償電容性元件Cc的第二示范位置示意圖。可知，在此替代設計中補 償電容性元件Cc耦接于第一級1002的輸入節(jié)點和輸出節(jié)點之間。
請注意，上述示范實施例/實施僅用于描述本發(fā)明之用，本發(fā)明并非僅限于 此。舉例而言，圖9所示的運算放大器結構和相關替代設計可應用至i:A模數(shù)轉換器的其它電路區(qū)塊中，而非用于圖2所示環(huán)路濾波器104中的運算放大器。 此外，圖7所示的示范DAC112為多比特開關電容DAC。然而，可也采用DAC 單元702的結構以實現(xiàn)SA模數(shù)轉換器中應用的單個比特的開關電容DAC。參 考圖2、圖5、圖7和圖9，每個所示電路均基于差分配置，然而，經(jīng)過適當修 改，上述技術特征也可應用至單端配置。并且，上述技術特征應用于連續(xù)時間SA 模數(shù)轉換器的基本元件；然而，使用一個或多個上述技術特征的任何SA模數(shù)轉 換器均屬于本發(fā)明保護精神。各種替代設計均屬于本發(fā)明所主范圍。
本領域技術人員應當明白，各種變形、修改和所述實施例各種特征的組合 均屬于本發(fā)明所主張范圍，本發(fā)明權利范圍應以申請專利權利要求為準。
權利要求
1.一種環(huán)路濾波器，實現(xiàn)于∑Δ模數(shù)轉換器中，所述環(huán)路濾波器包括多個串行連接的積分器，包括第一積分器和第二積分器；第一正反饋電阻性元件，置于第一正反饋路徑中，其中所述第一正反饋路徑位于所述第二積分器的第一輸出節(jié)點和所述第一積分器的第一輸入節(jié)點之間；以及第一負反饋電阻性元件，置于第一負反饋路徑中，其中所述第一負反饋路徑位于所述第二積分器的第二輸出節(jié)點和所述第一積分器的所述第一輸入節(jié)點之間。
2. 根據(jù)權利要求1所述的環(huán)路濾波器，其特征在于，所述第一正反饋電阻 性元件的電阻值大于所述第 一 負反饋電阻性元件的電阻值。
3. 根據(jù)權利要求l所述的環(huán)路濾波器，其特征在于，進一步包括 第二正反饋電阻性元件，置于第二正反饋路徑中，其中所述第二正反饋路徑位于所述第二積分器的所述第二輸出節(jié)點和所述第 一積分器的第二輸入節(jié)點 之間；以及第二負反饋電阻性元件，置于第二負反饋路徑中，其中所述第二負反饋路 徑位于所述第二積分器的所述第一輸出節(jié)點和所述第一積分器的所述第二輸入 節(jié)點之間。
4. 根據(jù)權利要求3所述的環(huán)^各濾波器，其特征在于，所述第一正反饋電阻 性元件的電阻值大于所述第 一 負反饋電阻性元件的電阻值，以及所述第二正反 饋電阻性元件的電阻值大于所述第二負反饋電阻性元件的電阻值。
5. 根據(jù)權利要求1所述的環(huán)路濾波器，其特征在于，所述SA模數(shù)轉換器 為連續(xù)時間SA模數(shù)轉換器。
6. —種量化器，實現(xiàn)于SA模數(shù)轉換器中，所述量化器包括 比較電路，用于比較模擬輸入與多個不同的參考電壓，以分別獲得多個比較結果，其中每個所述比較結果具有第一邏輯值或者第二邏輯值；以及處理電路，耦接于所述比較電路，用于根據(jù)所述比較結果產(chǎn)生多個輸出邏 輯值，其中當所述比較結果包括至少一個第一邏輯值和至少一個第二邏輯值時， 所述處理電路使相應于所述比較結果一部分中每個比較結果的輸出邏輯值為所述第 一邏輯值，以及使相應于所述比較結果剩余部分中每個比較結果的輸出邏 輯值為所述第二邏輯值，其中所述比較結果中所述一部分中的每個比較結果所 對應的參考電壓大于所述比較結果中所述剩余部分中的每個比較結果所對應的 參考電壓。
7. 根據(jù)權利要求6所述的量化器，其特征在于，所述比較結果的數(shù)目等于N個，其中N為正整數(shù)，以及所述處理電i 各包括N-l個邏輯門，每個邏輯門具有第一輸入節(jié)點、第二輸入節(jié)點和輸出節(jié)點， 所述輸出節(jié)點用于輸出相應的輸出邏輯值；其中所述N-1個邏輯門以多米諾方式耦接，且包括在前的邏輯門、最后的 邏輯門以及耦接于所述在前的邏輯門和所述最后的邏輯門之間的N-3個邏輯門； 所述在前的邏輯門的第二輸入節(jié)點接收特定比較結果，所述特定比較結果直接 作為一個^^出邏輯值；所述N-1個邏輯門的第一輸入節(jié)點分別接收除所述特定 比較結果之外的其它比較結果；所述在前的邏輯門和所述N-3個邏輯門中每個 邏輯門的輸出節(jié)點均耦接下一個邏輯門的第二輸入節(jié)點。
8. 根據(jù)權利要求7所述的量化器，其特征在于，所述N-1個邏輯門的每個 邏輯門均為與門。
9. 根據(jù)權利要求6所述的量化器，其特征在于，所述2a模數(shù)轉換器為連 續(xù)時間sa模數(shù)轉換器。
10. —種數(shù)模轉換器，實現(xiàn)于i:A模數(shù)轉換器中，所述數(shù)模轉換器包括至少 一個數(shù)模轉換單元，其中每個數(shù)模轉換單元依據(jù)時鐘信號將輸入比特轉換成模 擬輸出信號，每個數(shù)模轉換單元包括電容性裝置；電阻性裝置，用于將所述模擬輸出信號輸出至所述i:a模數(shù)轉換器的運算放 大器輸入端；以及切換裝置，耦接于所述電容性裝置和所述電阻性裝置之間，用于當所述時 鐘信號處于第一邏輯電平時，斷開所述電容性裝置和所述電阻性裝置間的連接 且將電源與所述電容性裝置連接以對所述電容性裝置預充電，以及用于當所述 時鐘信號處于與所述第一邏輯電平不同的第二邏輯電平時，斷開所述電源與所 述電容性裝置的連接且將所述電阻性裝置與所述電容性裝置連接以產(chǎn)生相應于 所述輸入比特的所述模擬輸出信號；其中所述電阻性裝置耦接于所述運算放大器的輸入端和所述切換裝置之間。
11. 根據(jù)權利要求10所述的數(shù)模轉換器，其特征在于，包括依據(jù)所述時鐘 信號操作的多個數(shù)模轉換單元，以同時將多個輸入比特分別轉換成多個模擬輸出信號。
12. 根據(jù)權利要求IO所述的數(shù)模轉換器，其特征在于 所述電源包括第一供應電壓和第二供應電壓；所述電容性裝置包括第一電容性元件，耦接于接地節(jié)點和第一節(jié)點之間； 以及第二電容性元件，耦接于所述接地節(jié)點和第二節(jié)點之間； 所述電阻性裝置包括第 一 電阻性元件和第二電阻性元件； 所述切換裝置包括第一切換器，耦接于所述第一供應電壓和所述第一節(jié) 點之間；第二切換器，耦接于所述第二供應電壓和所述第二節(jié)點之間，其中當 所述時鐘信號為所述第一邏輯電平時，所述第一切換器和所述第二切換器均為 導通狀態(tài)；第三切換器，耦接于所述第一電阻性元件和所述第一節(jié)點之間；第 四切換器，耦接于所述第二電阻性元件和所述第二節(jié)點之間，其中當所述時鐘 信號為所述第二邏輯電平且所述輸入比特為第一邏輯值時，所述第三切換器和 所述第四切換器均導通；第五切換器，耦接于所述第一電阻性元件和所述第二 節(jié)點之間；第六切換器，耦接于所述第二電阻性元件和所述第一節(jié)點之間，其 中當所述時鐘信號為所述第二邏輯電平且所述輸入比特為與所述第一邏輯值不 同的第二邏輯值時，所述第五切換器和所述第六切換器均導通。
13. 根據(jù)權利要求10所述的數(shù)模轉換器，其特征在于，所述SA模數(shù)轉換 器為連續(xù)時間2A模數(shù)轉換器。
14. 一種運算放大器，實現(xiàn)于SA模數(shù)轉換器中，所述運算放大器包括 第一信號處理區(qū)塊，耦接于所述運算放大器的輸入端和輸出端之間； 第二信號處理區(qū)塊，耦接于所述運算放大器的所述輸入端和所述輸出端之間，其中與所述第一信號處理區(qū)塊相比，所述第二信號處理區(qū)塊具有較低增益 和較高帶寬；第一電流鉗位電路，耦接于所述第一信號處理區(qū)塊，用于對提供至所述第 一信號處理區(qū)塊的第一偏置電流鉗位；以及第二電流鉗位電路，耦接于所述第二信號處理區(qū)塊，用于對提供至所述第 二信號處理區(qū)塊的第二偏置電流4計位。
15. 根據(jù)權利要求14所述的運算放大器，其特征在于，進一步包括電流模式共模反饋電路，耦接于所述第 一 電流鉗位電路連接所述第 一信號 處理區(qū)塊的節(jié)點處以及所述第二電流鉗位電路連接所述第二信號處理區(qū)塊的節(jié) 點處。
16. 根據(jù)權利要求14所述的運算放大器，其特征在于，所述第一信號處理 區(qū)塊包括第一級和第二級，所述第一級的輸出節(jié)點耦接所述第二級的輸入節(jié)點， 以及所述第一信號處理區(qū)塊更包括補償電容性元件，耦接于所述第一級的所述 輸出節(jié)點和接地節(jié)點之間。
17. 根據(jù)權利要求14所述的運算放大器，其特征在于，所述第一信號處理 區(qū)塊包括第 一級和第二級，所述第 一級的輸出節(jié)點耦接所述第二級的輸入節(jié)點， 以及所述第一信號處理區(qū)塊更包括補償電容性元件，耦接于所述第一級的輸入 節(jié)點和所述第 一級的所述輸出節(jié)點之間。
18. 根據(jù)權利要求14所述的運算放大器，其特征在于，所述運算放大器實 現(xiàn)于所述i:a模數(shù)轉換器的環(huán)路濾波器中。
19. 根據(jù)權利要求14所述的運算放大器，其特征在于，所述sa模數(shù)轉換 器為連續(xù)時間sa模數(shù)轉換器。
全文摘要
一種環(huán)路濾波器、量化器、數(shù)模轉換器以及運算放大器。環(huán)路濾波器實現(xiàn)于∑Δ模數(shù)轉換器中，包括多個串行連接的積分器，包括第一積分器和第二積分器；第一正反饋電阻性元件，置于第二積分器的第一輸出節(jié)點和第一積分器的第一輸入節(jié)點之間的第一正反饋路徑中；以及第一負反饋電阻性元件，置于第二積分器的第二輸出節(jié)點和第一積分器的第一輸入節(jié)點間的第一負反饋路徑中。本發(fā)明可滿足無線通信接收機應用的需求，能減小環(huán)路濾波器電阻器的大小，形成無泡沫錯誤的溫度計碼，且可降低諧波失真。
文檔編號H03M1/10GK101677235SQ20091016311
公開日2010年3月24日 申請日期2009年8月17日 優(yōu)先權日2008年9月16日
發(fā)明者林永裕, 黃勝瑞 申請人:聯(lián)發(fā)科技股份有限公司