一種延遲鎖相環(huán)及其濾波更新控制方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及鎖相環(huán)技術(shù)領(lǐng)域，特別涉及一種延遲鎖相環(huán)及其濾波更新控制方法。【【背景技術(shù)】】
[0002]請參閱圖1所示，現(xiàn)有延遲鎖相環(huán)DLL的工作原理為:輸入時鐘進入DLL延遲鏈，經(jīng)過延遲后產(chǎn)生輸出時鐘，輸出時鐘經(jīng)過反饋電路后產(chǎn)生反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出UP或DN的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。輸入時鐘采樣到反饋時鐘的高電平時，up = l，dn = 0 ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1, up = 0。當(dāng)DLL鎖定以后，輸入時鐘和反饋時鐘的相位對齊，同時輸入時鐘和DQS的相位也對齊。
[0003]DLL的更新速度:輸入時鐘和反饋時鐘的初始相位關(guān)系如圖2所示。由于輸入時鐘和反饋時鐘的初始相位差tdO較大，所以DLL以一個較快的速度lstep/ (n*tck)(表示η個時鐘周期更新一次延遲鏈)去更新輸入時鐘和反饋時鐘的相位差；tck為時鐘周期。
[0004]當(dāng)輸入時鐘和反饋時鐘的相位差幾乎為0時，如圖3所示。為了過濾輸入時鐘和電源上的一些很小的噪聲，DLL的更新速度會變慢，從lstep/ (n*tck)變?yōu)閘step/ (m*tck)，m>n,即更新速度變慢。
[0005]現(xiàn)有技術(shù)存在以下技術(shù)問題:
[0006]在正常情況下，DLL鎖定后改變更新速度是合理的，可以有效過濾輸入時鐘和電源上的一些很小的噪聲，保持DLL延遲鏈的穩(wěn)定。但是，當(dāng)DLL鎖定以后，芯片可以進入到電源關(guān)閉模式，當(dāng)電源關(guān)閉模式退出時，電源上會有一個較大的波動，這個波動的幅度和持續(xù)時間遠遠超過了輸入時鐘和電源上的一些正常的、很小的噪聲波動，如圖4所示。
[0007]由于電源的不穩(wěn)定，導(dǎo)致DLL延遲鏈的延遲時間出現(xiàn)很大的變化，從而導(dǎo)致輸入時鐘VCLK和數(shù)據(jù)對齊信號DQS的相位差不是幾乎為0，而是有一個相位差δ，如圖5所示。
[0008]電源關(guān)閉模式退出后，系統(tǒng)需要VCLK和DQS的上升沿處于對齊狀態(tài)，如果電源波動較大，DLL需要更新DLL延遲鏈的長度以讓VCLK和DQS的上升沿對齊。假設(shè)電源電壓的下降導(dǎo)致DLL需要減少DLL延遲鏈的個數(shù)，DLL更新了 x*lstep次，然后由于電源電壓的恢復(fù)，DLL延遲鏈的長度在減少，又需要DLL增加延遲鏈的個數(shù)。從理論上來說，當(dāng)電源電壓恢復(fù)到不穩(wěn)定狀態(tài)以前的值時，由于電源電壓在下降時DLL減少了 X*lstep，DLL也需要增加x*lst印，這樣VCLK和DQS的上升沿才處于對齊狀態(tài)。此時有可能存在的問題是，當(dāng)電源電壓已經(jīng)恢復(fù)到不穩(wěn)定狀態(tài)以前的值時，DLL還沒有完成x*lst印的增加，原因是DLL過多的減少了延遲鏈的個數(shù)。
【
【發(fā)明內(nèi)容】
】
[0009]本發(fā)明的目的在于提供一種延遲鎖相環(huán)及其濾波更新控制方法，以解決上述技術(shù)問題。
[0010]為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0011]一種延遲鎖相環(huán)，包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和可配置計數(shù)器；輸入時鐘信號線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端通過增/減電路和更新速度電路連接延遲鏈；可配置計數(shù)器的輸入端連接存儲器控制系統(tǒng)，用于接收存儲器控制系統(tǒng)發(fā)出的電源關(guān)閉模式退出信號，可配置計數(shù)器的輸出端連接邏輯控制電路。
[0012]進一步的，當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路；邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)若干次用lstep/(m*tck)的更新速度往同一方向更新后，將更新速度調(diào)整為lstep/(k*tck)，其中k>m。
[0013]進一步的，電源電壓恢復(fù)時，DLL結(jié)束一個方向的更新，往相反方向更新時，更新速度恢復(fù)為 lstep/ (m*tck)。
[0014]進一步的，所述若干次為N次，N為大于等于2的自然數(shù)。
[0015]—種延遲鎖相環(huán)的濾波更新控制方法，包括以下步驟:當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路；邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)若干次用lstep/(m*tck)的更新速度往同一方向更新后，將更新速度調(diào)整為lstep/(k*tck)，其中k>m。
[0016]進一步的，當(dāng)電源電壓恢復(fù)時，DLL結(jié)束一個方向的更新，往相反方向更新時，更新速度恢復(fù)為lstep/ (m*tck)。
[0017]進一步的，所述若干次為N次，N為大于等于2的自然數(shù)。
[0018]相對于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:本發(fā)明在電源關(guān)閉模式退出時，DLL能夠自動調(diào)整更新速度，避免了錯誤的過多的更新而產(chǎn)生過沖；以保證VCLK和DQS的上升沿對齊，系統(tǒng)操作不會出現(xiàn)錯誤。
【【附圖說明】】
[0019]圖1為現(xiàn)有延遲鎖相環(huán)的結(jié)構(gòu)示意圖；
[0020]圖2為輸入時鐘和反饋時鐘的初始相位示意圖；
[0021 ] 圖3為DLL鎖定后輸入時鐘和反饋時鐘的相位示意圖；
[0022]圖4為電源關(guān)閉模式退出時電源上的波動示意圖；
[0023]圖5為由于電源波動導(dǎo)致VCLK和DQS之間有相位差δ的示意圖；
[0024]圖6為本發(fā)明延遲鎖相環(huán)的結(jié)構(gòu)示意圖；
[0025]圖7為本發(fā)明濾波更新控制方法與現(xiàn)有控制方法的更新速度在電源關(guān)閉模式退出時發(fā)生變化的對比示意圖。
【【具體實施方式】】
[0026]請參閱圖6所示，本發(fā)明一種延遲鎖相環(huán)，包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和可配置計數(shù)器。
[0027]輸入時鐘信號線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端通過增/減電路和更新速度電路連接延遲鏈；可配置計數(shù)器的輸入端連接存儲器控制系統(tǒng)，接收存儲器控制系統(tǒng)發(fā)出的電源關(guān)閉模式退出信號，可配置計數(shù)器的輸出端連接邏輯控制電路。
[0028]請參閱圖7所示，本發(fā)明一種延遲鎖相環(huán)的濾波更新控制方法，包括以下步驟:
[0029]當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路，邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)N次用lstep/(m*tck)的更新速度往同一方向更新(通常是減少DLL延遲鏈的長度)后，將更新速度調(diào)整為1st印/(k*tck)，這樣以降低更新的速度；其中k>m，N由用戶根據(jù)不同的工況進行配置，N優(yōu)選為大于等于2的自然數(shù)。因為DLL已經(jīng)連續(xù)多次往同一方向更新，意味著可能已經(jīng)快接近更新目標，需要把更新速度降下來，否則有可能產(chǎn)生過沖。當(dāng)由于電源電壓的恢復(fù)，DLL結(jié)束一個方向的更新(通常是減少DLL延遲鏈的長度)，往相反方向更新(即DLL需要增加DLL延遲鏈的長度)時，更新速度恢復(fù)為lstep/(m*tck)，以抑制輸入時鐘和電源上的一些較小的噪聲。
[0030]本發(fā)明方法在電源關(guān)閉模式退出時，DLL能夠自動調(diào)整更新速度，避免了錯誤的過多的更新而產(chǎn)生過沖；以保證VCLK和DQS的上升沿對齊，系統(tǒng)操作不會出現(xiàn)錯誤。
【主權(quán)項】
1.一種延遲鎖相環(huán)，其特征在于，包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和可配置計數(shù)器； 輸入時鐘信號線連接延遲鏈和鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端連接鑒相器；鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端通過增/減電路和更新速度電路連接延遲鏈；可配置計數(shù)器的輸入端連接存儲器控制系統(tǒng)，用于接收存儲器控制系統(tǒng)發(fā)出的電源關(guān)閉模式退出信號，可配置計數(shù)器的輸出端連接邏輯控制電路。2.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)，其特征在于，當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路；邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)若干次用lstep/(m*tck)的更新速度往同一方向更新后，將更新速度調(diào)整為lstep/(k*tck)，其中k>m。3.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)，其特征在于，電源電壓恢復(fù)時，DLL結(jié)束一個方向的更新，往相反方向更新時，更新速度恢復(fù)為lstep/ (m*tck)。4.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)，其特征在于，所述若干次為N次，N為大于等于2的自然數(shù)。5.一種延遲鎖相環(huán)的濾波更新控制方法，其特征在于，包括以下步驟:當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路；邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)若干次用lstep/ (m*tck)的更新速度往同一方向更新后，將更新速度調(diào)整為lstep/ (k*tck)，其中k>m。6.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)的濾波更新控制方法，其特征在于，當(dāng)電源電壓恢復(fù)時，DLL結(jié)束一個方向的更新，往相反方向更新時，更新速度恢復(fù)為lstep/(m*tck)ο7.根據(jù)權(quán)利要求1所述的一種延遲鎖相環(huán)的濾波更新控制方法，其特征在于，所述若干次為Ν次，Ν為大于等于2的自然數(shù)。
【專利摘要】本發(fā)明公開一種延遲鎖相環(huán)的濾波更新控制方法，包括以下步驟：當(dāng)電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給計數(shù)器，計數(shù)器輸出第一信號給邏輯控制電路；邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)若干次用1step/(m*tck)的更新速度往同一方向更新后，將更新速度調(diào)整為1step/(k*tck)，其中k>m。本發(fā)明在電源關(guān)閉模式退出時，DLL能夠自動調(diào)整更新速度，避免了錯誤的過多的更新而產(chǎn)生過沖；以保證VCLK和DQS的上升沿對齊，系統(tǒng)操作不會出現(xiàn)錯誤。
【IPC分類】H03L7/08
【公開號】CN105281755
【申請?zhí)枴緾N201510793693
【發(fā)明人】劉成, 王嵩
【申請人】西安華芯半導(dǎo)體有限公司
【公開日】2016年1月27日
【申請日】2015年11月17日