專利名稱：帶預(yù)充電的樹形解碼器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種集成電路，特別是一種解碼器。
背景技術(shù)：
現(xiàn)有技術(shù)的解碼器結(jié)構(gòu)是基于基本的與非門，如圖1所示，利用不同頻率時序相 得到需要頻率的波形，此結(jié)構(gòu)的優(yōu)點是邏輯清晰，便于理解，缺點是，若輸出時序需要多個 頻率的時序相，則需要多個與非門；若需要多個輸出時序，則需要更多的與非門，每個輸出 時序的解碼過程是獨立的，相互之間不存在可以公用的電路。從采用原器件和占用面積的 角度上說，這增多了原器件個數(shù)，增大芯片面積，相應(yīng)的增加了生產(chǎn)成本。另外一種常用解 碼電路結(jié)構(gòu)是樹形解碼電路，如圖2所示，樹形解碼結(jié)構(gòu)的優(yōu)點是簡單，對于輸出相同信號 的電路元器件個數(shù)相對少，缺點是結(jié)構(gòu)驅(qū)動能力弱。常見的移位寄存解碼器依靠時鐘信號 驅(qū)動，在有效時鐘信號內(nèi)依次輸出控制信號，如圖3所示，時鐘信號驅(qū)動的移位寄存器結(jié)構(gòu) 的優(yōu)點是邏輯清晰，便于理解，缺點是不能輸出非連續(xù)信號，不能輸出選擇性的信號。

發(fā)明內(nèi)容本實用新型的目的是提供一種帶預(yù)充電的樹形解碼器結(jié)構(gòu)，要解決的技術(shù)問題是 解碼器提供有驅(qū)動能力的輸出信號，實現(xiàn)非逐行輸出的隔行輸出。 本實用新型采用以下技術(shù)方案一種帶預(yù)充電的樹形解碼器結(jié)構(gòu)，所述帶預(yù)充電 的樹形解碼器結(jié)構(gòu)具有順序連接的預(yù)充電pmos管、解碼器電路、下拉nmos管、整形輸出信 號部分，所述解碼器電路的控制端接邏輯部分；所述解碼器電路為樹形解碼器，整形輸出信 號部分為反相器，邏輯部分產(chǎn)生n比特控制碼。 本實用新型的預(yù)充電pmos管源端輸入電源，漏端輸出連接解碼器輸入端，下拉 nmos管的漏端與樹形解碼器輸出端相連，下拉nmos的源端接地，反相器輸入端連接樹形解 碼器輸出，反相器輸出端輸出整形后信號。 本實用新型的邏輯部分輸出的控制碼是n-bit順序、非單調(diào)、非完整、非循環(huán)碼。 本實用新型與現(xiàn)有技術(shù)相比，解碼電路中有共享的電路，輸出信號有很強的驅(qū)動 能力，并可以根據(jù)輸出的需要自由調(diào)節(jié)輸出信號的有效寬度，輸出一個或者多個循環(huán)、非循 環(huán)信號，對于需要多個解碼輸出的電路有效的減小了芯片面積，并可以在中、高速頻率下穩(wěn) 定工作。

圖1是現(xiàn)有技術(shù)的與非門解碼電路圖。 圖2是現(xiàn)有技術(shù)的樹形解碼電路圖。 圖3是現(xiàn)有技術(shù)的移位寄存解碼電路圖。 圖4是本實用新型實施例的電路框圖。 圖5是本實用新型實施例( 一 )的電路圖。[0013] 圖6(a)是本實用新型實施例( 一 )的輸入信號預(yù)充電的波形圖。 圖6(b)是本實用新型實施例( 一 )的輸入信號bitO的波形圖。圖6(c)是本實用新型實施例(一)的輸入信號bitl的波形圖。 圖6(d)是本實用新型實施例( 一 )的輸出信號outO的波形圖。 圖7(a)是現(xiàn)有技術(shù)的樹形解碼電路輸入信號bitO的波形圖。 圖7(b)是現(xiàn)有技術(shù)的樹形解碼電路輸入信號bitl的波形圖。 圖7(c)是現(xiàn)有技術(shù)的樹形解碼電路輸出信號outO的波形圖。 圖8是本實用新型實施例(二 )的電路圖。 圖9是現(xiàn)有技術(shù)的移位寄存解碼電路輸出至dram array實例圖。 圖10是本實用新型實施例(二 )輸出信號狀態(tài)轉(zhuǎn)換圖。 圖11是現(xiàn)有技術(shù)的移位寄存解碼電路輸出信號狀態(tài)轉(zhuǎn)換圖。
具體實施方式
以下結(jié)合附圖和實施例對本實用新型作進一步詳細(xì)說明。如圖4所示，本實用新 型的帶預(yù)充電的樹形解碼器結(jié)構(gòu)，具有順序連接的預(yù)充電pmos管(P溝道MOS晶體管)、樹 形解碼器、下拉nmos管和整形輸出信號部分。第一部分為預(yù)充電pmos管結(jié)構(gòu)，電源vdd通 過pmos管的源端輸入、漏端輸出；第二部分為樹形解碼器結(jié)構(gòu)，pmos管的漏端輸出接樹形 解碼器的輸入；邏輯部分logic與樹形解碼器的控制端相連，邏輯部分是模擬或者是數(shù)字 電路，產(chǎn)生nbit控制碼，輸出n-bit順序、非單調(diào)、非完整、非循環(huán)碼，控制樹形解碼器；樹形 解碼器的輸出端接下拉nmos的源端，下拉nmos的漏端接地，同時樹形解碼器的輸出端接反 相器的輸入，反相器的輸出端輸出整形后的信號。 本實用新型采用預(yù)充電pmos管、樹形解碼器和下拉nmos管結(jié)構(gòu)結(jié)合，當(dāng)預(yù)充電控 制信號為高電平時，預(yù)充電pmos管截止，下拉管nmos導(dǎo)通，確保每路輸出在非選通狀態(tài)下 (高電平)的低阻抗?fàn)顟B(tài)；當(dāng)預(yù)充電控制信號為低電平時，pmos管導(dǎo)通，由邏輯電路控制的 樹形解碼器某一路選通，由反相器和下拉nmos管組成的單穩(wěn)態(tài)回路保持低阻抗高電平輸 出。 實施例l，如圖5所示，電源信號vdd，解碼輸入信號2個，分別為bitO和bitl，由 logic部分產(chǎn)生，預(yù)充電pmos管的控制信號為bitPE。預(yù)充電pmos管連接樹形解碼器，樹 形解碼器的輸出連接下拉nmos管一端，下拉nmos管另一端接地，下拉nmos管的控制信號 為bitPE，同時樹形解碼器的輸出連接反相器，最終輸出信號由反相器整形后輸出。預(yù)充電 pmos管和下拉nmos管結(jié)合構(gòu)成預(yù)充電結(jié)構(gòu)，用來增強樹形解碼器輸出信號的驅(qū)動能力。反 相器輸出端為電路最終輸出信號out0， outl， out2， out3。 本實施例具有樹形解碼結(jié)構(gòu)和PE解碼結(jié)構(gòu)的優(yōu)點，根據(jù)本實用新型的結(jié)構(gòu)，產(chǎn)生 2n個輸出信號，需要n個輸入信號和l個控制信號。下面以產(chǎn)生(22 = 4)4個輸出信號，需 要一個預(yù)充電信號，2個解碼輸入信號為例，具體說明電路的技術(shù)效果。如圖6 (a)、圖6 (b) 和圖6(c)所示，輸入信號為PE、bit0和bitl，輸入信號bit0、bitl和PE的關(guān)系如下bit0 是PE的倍頻信號，即Tbit0 = 2*TPE，bitl是bit0的倍頻信號，即Tbit0 = 1/2Tbitl。 PE 信號通過倍頻電路產(chǎn)生bitO信號，bitO信號通過倍頻電路產(chǎn)生bitl信號，bitO信號頻率 是bitl信號的2倍，周期是bitl信號的1/2。輸出波形如圖6(d)所示，輸出信號為outO，輸出信號周期等于輸入信號bit0，即Tout0 = Tbit0，圖6(d)中輸出開始部分為高電平輸 出l，為輸出信號無效電平，具有驅(qū)動能力。 對于現(xiàn)有技術(shù)的樹形解碼器結(jié)構(gòu)，下面以產(chǎn)生(22 = 4)4個輸出信號，需要2個解 碼輸入信號為例，具體說明電路的效果。如圖7(a)和圖7(b)所示，bitO和bitl為解碼 輸入信號。解碼輸入信號bit0和bitl關(guān)系如下bitl是bit0的倍頻信號，即Tbit0 = 1/2Tbitl。輸出out0波形如圖7(c)所示，輸出信號周期相等，等于輸入信號bitO， Tout0 =Toutl = Tout2 = Tout3 = Tbit0，輸出信號彼此相位差為180度。圖7 (c)中輸出開始 部分為低電平輸出2，為輸出信號無效電平，不具有驅(qū)動能力。 實施例2，如圖8和圖9所示，解碼器接動態(tài)隨機存儲器陣列dram array,解碼輸入 信號2個由logic部分產(chǎn)生，為待解碼信號或者是數(shù)字系統(tǒng)的輸出信號，輸出分別為out0、 out2和out3，預(yù)充電pmos管的控制信號為PE，為控制信號或者是數(shù)字系統(tǒng)的輸出信號，預(yù) 充電pmos管連接樹形解碼器結(jié)構(gòu)，樹形解碼器的輸出連接下拉nmos管一端，下拉nmos管 另一端鏈接地，其控制信號為PE，同時樹形解碼器的輸出連接整形反相器，最終輸出信號由 反相器輸出。預(yù)充電pmos管和下拉nmos管結(jié)合構(gòu)成預(yù)充電結(jié)構(gòu)，用來增強樹形解碼器輸出 信號的驅(qū)動能力。反相器輸出端為電路最終輸出信號，為二進制01、10、11，為動態(tài)隨機存儲 器陣列dram array系統(tǒng)需要信號。狀態(tài)機電路如圖10所示，用Q0和Ql組合表示輸出bit 碼，PE為控制信號，解碼器上電后，輸出bit碼為01，當(dāng)PE控制信號為0時，輸出bit碼變 為IO，否則，當(dāng)PE控制信號為1時，輸出bit碼保持為01，在輸出bit碼為IO時，當(dāng)PE控 制信號為0時，輸出bit碼變?yōu)閘l，否則，當(dāng)PE控制信號為1時，輸出bit碼保持為10，在 輸出bit碼為11時，當(dāng)PE控制信號為0時，輸出bit碼變?yōu)?1，否則，當(dāng)PE控制信號為1 時，輸出bit碼保持為ll，輸出按照圖10所示依次改變。bit碼00為干擾碼，在輸出中不 會出現(xiàn)。 如圖3所示，對于現(xiàn)有技術(shù)的移位串行解碼結(jié)構(gòu)，下面以產(chǎn)生(22 = 4)4個輸出信 號，需要2個解碼輸入信號為例，具體說明電路結(jié)構(gòu)。系統(tǒng)需要有效二進制輸出信號為01、 10，普通移位串行解碼結(jié)構(gòu)可提供的有效二進制輸出信號為01、10、11、00，其中二進制輸出 信號00為干擾信號。狀態(tài)機電路如圖9所示，Q0為輸出的2bit碼，clk為控制信號。解碼 器工作后輸出bit碼為ll，當(dāng)clk為O時，輸出變?yōu)镺l，當(dāng)clk為1時，輸出保持為11，同 理，在輸出為01時，當(dāng)clk為0時，輸出變?yōu)?0，當(dāng)clk為1時，輸出保持為Ol，在輸出為10 時，當(dāng)clk為O時，輸出變?yōu)閘l，當(dāng)clk為1時，輸出保持為IO，在輸出為11時，當(dāng)clk為0 時，輸出變?yōu)镺O，當(dāng)clk為l時，輸出保持為ll。其中輸出信號OO為干擾信號，現(xiàn)有技術(shù)的 移位串行解碼結(jié)構(gòu)不可避免的將干擾碼00輸出至dram array,造成干擾。 本實用新型所具有的優(yōu)點和效果結(jié)構(gòu)簡單，面積小。相對傳統(tǒng)的解碼結(jié)構(gòu)，輸入 n個信號，輸出2n個信號，至少需要2n* (2n+l)個mos管實現(xiàn)。對于本實用新型的結(jié)構(gòu)同樣
輸出2n個信號，輸入(n+1)個信號，需要個"f 2"+3x2"管實現(xiàn)。本結(jié)構(gòu)的面積是傳統(tǒng)
" nmos
解碼器結(jié)構(gòu)的5/2n，當(dāng)n > 3時，本結(jié)構(gòu)的面積小于傳統(tǒng)解碼器結(jié)構(gòu)，并且n越大，本結(jié)構(gòu)相 對傳統(tǒng)結(jié)構(gòu)所占的面積就越小。信號輸出接施密特反相器，使系統(tǒng)抗干擾能力強。
權(quán)利要求一種帶預(yù)充電的樹形解碼器結(jié)構(gòu)，其特征在于所述帶預(yù)充電的樹形解碼器結(jié)構(gòu)具有順序連接的預(yù)充電pmos管、解碼器電路、下拉nmos管、整形輸出信號部分，所述解碼器電路的控制端接邏輯部分；所述解碼器電路為樹形解碼器，整形輸出信號部分為反相器，邏輯部分產(chǎn)生n比特控制碼。
2. 根據(jù)權(quán)利要求1所述的帶預(yù)充電的樹形解碼器結(jié)構(gòu)，其特征在于所述預(yù)充電pmos 管源端輸入電源，漏端輸出連接解碼器輸入端，下拉nmos管的漏端與樹形解碼器輸出端相 連，下拉nmos的源端接地，反相器輸入端連接樹形解碼器輸出，反相器輸出端輸出整形后 信號。
專利摘要本實用新型公開了一種帶預(yù)充電的樹形解碼器結(jié)構(gòu)，要解決的技術(shù)問題是解碼器提供有驅(qū)動能力的輸出信號，實現(xiàn)非逐行輸出的隔行輸出。本實用新型的帶預(yù)充電的樹形解碼器結(jié)構(gòu)具有順序連接的預(yù)充電pmos管、解碼器電路、下拉nmos管、整形輸出信號部分，所述解碼器電路的控制端接邏輯部分；所述解碼器電路為樹形解碼器，整形輸出信號部分為反相器，邏輯部分產(chǎn)生n比特控制碼。本實用新型與現(xiàn)有技術(shù)相比，解碼電路中有共享的電路，輸出信號有很強的驅(qū)動能力，并可以根據(jù)輸出的需要自由調(diào)節(jié)輸出信號的有效寬度，輸出一個或者多個循環(huán)、非循環(huán)信號，對于需要多個解碼輸出的電路有效的減小了芯片面積，并可以在中、高速頻率下穩(wěn)定工作。
文檔編號H03M7/30GK201440653SQ20092013157
公開日2010年4月21日 申請日期2009年5月8日 優(yōu)先權(quán)日2009年5月8日
發(fā)明者李冰, 辛穎 申請人:深圳市匯春科技有限公司