專利名稱：De-interleaving mechanism involving a multi-banked LLR buffer的制作方法
技術(shù)領(lǐng)域：
所公開的實施例涉及解交織，尤其涉及利用多排存儲器進行解交織。背景信息

圖1 (現(xiàn)有技術(shù))是諸如蜂窩電話等一種常規(guī)無線通信設(shè)備1的簡化框圖。無線 設(shè)備1包括天線2、RF收發(fā)機集成電路3、以及數(shù)字基帶集成電路4。數(shù)字基帶集成電路4 包含模塊化發(fā)射通道(TX) 5和模塊化接收通道(RX) 6。若設(shè)備1正在發(fā)射，則待發(fā)射的信息 7通過模塊化發(fā)射通道5，后者包括編碼器電路8、映射器電路9、調(diào)制器電路10、快速傅立 葉逆變換(IFFT)電路11、以及窗口電路12。信息被數(shù)模轉(zhuǎn)換器(DAC) 13轉(zhuǎn)換成模擬形式， 并通過RF收發(fā)機集成電路3，以從天線2發(fā)射。由于信息在傳輸過程中可能因為諸如熱噪 聲、干擾、以及寄生信號等損害而降級，故在傳輸前將信息編碼和交織。采用編碼和交織技 術(shù)以允許接收方無線通信設(shè)備執(zhí)行解交織和解碼從而恢復出降級或受到損害的信息。接收傳輸?shù)慕邮辗綗o線通信設(shè)備的結(jié)構(gòu)可以同圖1中所闡述的結(jié)構(gòu)相同。傳輸在 天線2上接收，通過RF收發(fā)機集成電路3，由模數(shù)轉(zhuǎn)換器(ADC) 14轉(zhuǎn)換成數(shù)字形式，并通過 模塊化接收通道(RX)6。接收通道6包括前端電路15、快速傅立葉變換(FFT)電路16、解 調(diào)器電路17、解映射電路18、對數(shù)似然比(LLR)緩沖器19、以及解碼器電路20。解映射電 路18又包括復原(unpaint)電路21、LLR生成器電路22、解擾電路23、以及解交織電路24。 解交織電路24可以例如接收經(jīng)交織的LLR值的流、將流解交織、并以解交織方式將LLR值 寫入到緩沖器19中。解碼電路20從緩沖器19讀取LLR值并對值執(zhí)行解碼，由此恢復出由 箭頭25所表示的原始傳送的信息。隨著對這樣的無線通信設(shè)備的數(shù)據(jù)吞吐量要求的提高， 需要更加快速和更具效率的解交織方法和結(jié)構(gòu)。因此需要改善的解交織過程。概述在第一方面，解交織器機構(gòu)(例如，在蜂窩電話的無線電接收機內(nèi))生成多個解交 織再排序物理(DRP)地址。這多個DRP地址被用來將相對應(yīng)的多個對數(shù)似然比(LLR)值同 時寫入到多排存儲器中以使得一次不超過一個LLR值被寫入到該多排存儲器的每個排中。 如此并行寫入的序列導致子分組傳輸?shù)腖LR值被存儲在多排存儲器中。由解交織器機構(gòu)在 DRP地址的生成期間執(zhí)行的地址翻譯致使LLR值以使得解碼器可按照得到解交織的順序從 存儲器讀取出LLR值的方式存儲在各排內(nèi)。排的每個存儲器位置是用于存儲多個LLR值的 字位置。這多個LLR值可包括LLR值并伴隨其相關(guān)聯(lián)奇偶校驗LLR值。在第二方面，多個LLR值被同時清除。不僅多個不同排中的LLR值在并行寫入操 作中被同時清除，而且存儲在字位置中的多個LLR值也被同時清除。單個清除指令可致使清除多個子分組的子分組區(qū)劃，由此降低了對控制LLR寫入和LLR清除操作的中央處理電 路的處理負擔。以上內(nèi)容是概要，由此必然包含對細節(jié)的簡化、概況和省略；因此，本領(lǐng)域的技術(shù) 人員將能領(lǐng)會此概要僅是說明性的，而絕非意欲任何限制。如唯一地由權(quán)利要求所限定的 本文所述的設(shè)備和/或過程的其他方面、創(chuàng)造性特征和優(yōu)點將因本文所闡述的非限制性具 體描述而顯而易見。附圖簡述圖1 (現(xiàn)有技術(shù))是移動通信設(shè)備的簡圖。圖2(現(xiàn)有技術(shù))是圖1的數(shù)字基帶集成電路的更為具體的示圖。圖3(現(xiàn)有技術(shù))是示出了作為圖3的解映射子電路34的一部分的新型解交織器 電路41的框圖。圖2是圖解在移動通信設(shè)備的發(fā)射機中執(zhí)行的編碼過程的簡化框圖。圖3是圖解移動通信設(shè)備的收發(fā)機中的接收和發(fā)射通道處理的簡化框圖。圖4是圖2的數(shù)字基帶集成電路103的更為具體的框圖。圖5是圖4的DDE WCSMSC 125的更為具體的框圖。圖6是圖5的解交織器電路的更為具體的框圖。圖7是圖5的LLR緩沖器的框圖。圖8是圖7的LLR緩沖器的多排存儲器段Dll的框圖。圖9是圖解穿進圖5的解交織器電路223的經(jīng)交織的LLR值的傳入流的示例的示 圖。圖9還圖解穿出圖5的解交織器電路223的經(jīng)解交織的LLR值的傳出流的示例。圖10和11是圖解對于圖9的LLR值的傳入序列的示例如何確定PBRI再排序索 引的示圖。圖12是示出了 PRBI地址的示圖。示出了可由圖6的解交織器電路223同時生成 的所有可能PRBI地址中每個地址的前四個最高有效位(MSB)。圖13是示出PRBI地址在其被移位(地址翻譯)以適應(yīng)7比特長度PRBI地址之 前和之后的示圖。圖14是示出PRBI地址在其被移位(地址翻譯)以適應(yīng)11比特長度PRBI地址之 前和之后的示圖。圖15是示出了 LLR值和奇偶校驗LLR值可毗鄰地位于LLR緩沖器排的字位置中 以及可如何以解交織次序讀取LLR緩沖器的LLR值的示圖。圖16是涉及同時將多個LLR值寫入多排存儲器的方法的流程圖。圖17 (現(xiàn)有技術(shù))是圖解向LLR緩沖器中寫入兩個子分組的LLR值的時基線。圖18是根據(jù)第二新穎方面的示圖。該示圖示出具有兩個子分組區(qū)劃的段(多排 存儲器)。圖19是圖解根據(jù)第二新穎方面向圖18的段中寫入兩個子分組的LLR值的方法的 時基線。圖20是在圖19的方法中使用的DDE清除LLR任務(wù)指令的示圖。圖21是根據(jù)第二新穎方面在圖19中闡述的方法500的流程圖。詳細描述
圖2是一種特定類型的移動通信設(shè)備的非常簡化的高層框圖。在該特定示例中， 移動通信設(shè)備100是蜂窩電話。移動通信設(shè)備100包括(除若干未示出的其他部分)天線 101和兩個集成電路102和103。集成電路102是RF收發(fā)機集成電路。RF收發(fā)機集成電路 102包括發(fā)射機和接收機。RF收發(fā)機集成電路102主要是涉及模擬電路的模擬集成電路。 另一方面，集成電路103主要是包括數(shù)字電路的數(shù)字集成電路。集成電路103被稱為“數(shù)字 基帶集成電路”或“基帶處理器集成電路”。圖3是圖2的天線101和RF收發(fā)機集成電路102的更為具體的框圖。RF收發(fā)機 集成電路102包括接收鏈104和發(fā)射鏈105。傳入的傳輸106在天線101上接收，并穿過 雙工器107和匹配網(wǎng)絡(luò)108再進入接收鏈104。繼在接收鏈104中下變頻之后，收到信號 傳到數(shù)字基帶集成電路103中的模數(shù)轉(zhuǎn)換器(ADC) 109以作進一步處理。若無線通信設(shè)備 100要作發(fā)射，則由數(shù)字基帶集成電路103中的模數(shù)轉(zhuǎn)換器(DAC) 110將數(shù)字信息轉(zhuǎn)換成模 擬形式。結(jié)果模擬信號隨后被RF收發(fā)機集成電路102的發(fā)射鏈105上變頻，且結(jié)果RF信 號由功率放大器PA 111放大。經(jīng)放大的信號穿過雙工器107并到達天線101以作為傳出 的傳輸112被發(fā)射。圖4是圖2的數(shù)字基帶集成電路103的更為具體的框圖。除了其他未示出的部 分，數(shù)字基帶集成電路103還包括ADC 109、接收通道113、發(fā)射通道114、DAC 110、處理電 路115、適量的存儲器116、適量的高速存儲器117、數(shù)據(jù)移動器引擎118、第一總線119、第 二總線120、以及壁鐘計時器121。接收通道113又包括組織成鏈以處理傳入數(shù)據(jù)流的一組 處理塊122-125，在此被稱為無線通信系統(tǒng)調(diào)制解調(diào)器子電路(WCSMSC)。這些WCSMSC包括 前端WCSMSC122、快速傅立葉變換WCSMSC 123、解調(diào)(DEMOD) WCSMSC 124、以及解映射/解 交織/解碼(DDE) WCSMSC 125。DDE WCSMSC 125又包括解映射器部分、LLR緩沖器129、以 及解碼器部分，如以下進一步詳細解釋的。穿過接收通道113的各種WCSMSC的數(shù)據(jù)流由 緩沖器126-130緩沖。接收通道數(shù)據(jù)的大致路徑在圖4中是從左向右通過電路109、122、 126、123、127、124、128、125、130到第二總線120。類似地，發(fā)射通道114包括一組對應(yīng)的 WCSMSC131-134和緩沖器135-138。發(fā)射通道數(shù)據(jù)的大致路徑在圖4中是自右向左從第二 總線 120 到 135、131、136、132、137、133、138、134、和 110。處理電路115可包括多個處理器。處理電路115執(zhí)行存儲在存儲器116中的處理 器可執(zhí)行指令的程序139。高速存儲器117、第一總線119和處理電路115 —道形成緊耦合 存儲器(TCM)系統(tǒng)。處理電路115可通過第一總線119對高速存儲器117進行讀寫。在該示例中，處理電路115使用所謂的“任務(wù)列表”來控制接收和發(fā)射通道的各種 子電路122-125和131-134。任務(wù)列表包括一個或多個任務(wù)指令。在該圖例中，顯示有四個 任務(wù)列表TL1、TL2、TL3和TL4存儲在存儲器117中。任務(wù)列表TLl包含用于發(fā)射通道114 的任務(wù)指令。任務(wù)列表TL2包含用于FFTWCSMSC 123的任務(wù)指令。任務(wù)列表TL3包含用于 DEMOD WCSMSC 124的任務(wù)指令。任務(wù)列表TL4包含用于DDE WCSMSC 125的任務(wù)指令。每 個任務(wù)列表包含供相關(guān)聯(lián)子電路執(zhí)行的任務(wù)指令序列。子電路包括耦合至第二總線120的 任務(wù)管理器電路以及適量的用于執(zhí)行電路的數(shù)據(jù)處理操作的專用功能電路。任務(wù)管理器 從其相關(guān)聯(lián)任務(wù)列表讀取任務(wù)指令，并解釋任務(wù)指令的操作碼和各個字段，以及隨后控制 專用功能電路的相關(guān)聯(lián)硬件來執(zhí)行任務(wù)指令所指示的操作。圖4中DDE WCSMSC 125的任 務(wù)管理器由附圖標記142標識。通過向特定子電路的任務(wù)列表中放置恰當?shù)娜蝿?wù)指令，處理電路115可致使特定子電路的專用功能電路執(zhí)行處理電路所指定的特定操作。處理電路 115可經(jīng)由第一總線119根據(jù)需要向這些任務(wù)列表中寫入任務(wù)指令、修改這些任務(wù)列表、刪 除任務(wù)列表、或者維護任務(wù)列表。每個任務(wù)列表以循環(huán)緩沖的方式維護在存儲器117中。圖5是圖4的DDE WCSMSC 125的更為具體的框圖。DDE WCSMSC 125的解映射器 部分實際包括兩個解映射電路200和201。DDE WCSMSC 125的解碼器部分202包括兩個維 特比(Viterbi)解碼器203和204、兩個Turbo解碼器205和206、流控制電路207、以及存 儲器接口電路208。除解映射和解碼器部分之外，DDE WCSMSC 125還包括推送引擎209、用 于接口至第二總線120的總線接口 210、配置、狀態(tài)和指針寄存器的集合211、以及存儲器接 口 212。圖4的任務(wù)管理器142被分布到任務(wù)管理器塊213和214、以及寄存器211中。總 任務(wù)管理器功能集接收任務(wù)指令。這些任務(wù)指令中的一些包括用于控制解映射電路200的 字段且這些字段由任務(wù)管理器部分213解釋并使用，而其他字段用于控制解映射電路201 且這些字段由任務(wù)管理器部分214解釋并使用。圖4的處理電路115 —般將任務(wù)指令寫入 到DDE WCSMSC 125的任務(wù)列表TL4上，并隨后經(jīng)過第二總線120和AHB總線接口 210執(zhí)行 單次寫入以更新寄存器塊211中的WR_PTR。任務(wù)管理器部分213和214檢測到在最后的任 務(wù)指令被執(zhí)行之后塊11中寄存器內(nèi)的WR_PTR值現(xiàn)在指向存儲器117(參見圖4)中循環(huán)緩 沖器內(nèi)的一位置。任務(wù)管理器部分因此通過第二總線120讀取TL4的下一任務(wù)指令，并隨 后解釋和執(zhí)行該任務(wù)指令。DDE WCSMSC 125的任務(wù)管理器部分將EXEC_PTR維護在寄存器 塊211中的另一寄存器中。該EXEC_PTR的值指示任務(wù)列表TL4中最后的任務(wù)指令已被執(zhí) 行。圖5的解映射1部分200是用于控制分組的相對低吞吐量電路，而解映射2部分 201是用于數(shù)據(jù)分組的相對高吞吐量電路。解映射1部分200包括以下功能塊復原塊215、 對數(shù)似然比(LLR)生成器塊216、解擾塊217、以及解交織塊218。解映射1部分200經(jīng)由 導線219和227接口至LLR緩沖器129。LLR緩沖器129是如下文更詳細地描述的多段、多 排存儲器。數(shù)據(jù)導線219提供兩條用于數(shù)據(jù)的并行讀取/寫入通道。地址導線227將用于 寫入數(shù)據(jù)的地址信息從解交織器218提供給LLR緩沖器129，以及將用于讀取數(shù)據(jù)的地址 信息從LLR緩沖器129往回提供給解交織器電路218。更高吞吐量解映射2部分201包括 以下功能塊復原塊220、對數(shù)似然比(LLR)生成器塊221、解擾塊222、以及解交織塊223。 解映射2部分201經(jīng)由提供6條去往LLR緩沖器的并行讀取/寫入數(shù)據(jù)通道的導線224接 口至LLR緩沖器129。這六條并行讀取/寫入通道的地址信息是經(jīng)由地址導線228提供給 LLR緩沖器129的。一旦解映射/解交織/解碼操作已經(jīng)開始，處理就總是從復原步驟、到LLR生成、 到解擾、到解交織以及到解碼地行進通過每一相繼步驟。因此無需單獨的任務(wù)指令來控制 處理的解映射、解交織和解碼方面。而是使用單條任務(wù)指令來控制貫穿這些步驟的整個處 理序列。一旦解映射部分200或201已經(jīng)完成其對子分組的處理部分，則該子分組連同與該 子分組相關(guān)聯(lián)的狀態(tài)信息被解映射部分轉(zhuǎn)發(fā)至解碼器塊。解碼器塊202隨后盡快地處理接 收到的子分組。解映射部分200和201通過首先將子分組寫入到LLR緩沖器129的部分， 并隨后經(jīng)由導線225和226通知解碼器塊202該子分組在LLR緩沖器129中的位置、解碼 器塊202應(yīng)將解碼結(jié)果寫入到解碼輸出緩沖器130中的何處、以及與該子分組相關(guān)聯(lián)的狀 態(tài)信息，來將該子分組轉(zhuǎn)發(fā)給解碼器塊202。
圖6是解交織器電路223的更為具體的框圖。解交織器電路223包括剪除比特反 轉(zhuǎn)交織(PBRI)再排序索引生成器231、物理地址翻譯器232、控制器電路233、預(yù)處理器電路 236、以及LLR緩沖器寫入引擎237。PBRI再排序索引生成器231包括適量的非時序邏輯并 從當前種子值生成12個候選PBRI再排序索引。關(guān)于每個候選PBRI再排序索引，PBRI再排 序索引生成器231還指示相關(guān)聯(lián)候選PBRI再排序索引是否越界。接著，響應(yīng)于時鐘信號， 物理地址翻譯器232將6個PBRI再排序索引轉(zhuǎn)換成6個相對應(yīng)的解交織再排序物理地址 P0-P5。進入物理地址翻譯器232的PBRI再排序索引被寄存在翻譯器232內(nèi)?？刂破麟娐?233隨后獲得下一 PBRI再排序索引生成周期的“當前種子”。候選生成器及選擇電路234隨 后生成另一組的6個PBRI再排序索引。物理地址P0-P5是用來存儲經(jīng)由導線238提供給 LLR緩沖器129的6個相對應(yīng)LLR值的6個解交織再排序物理地址(DRP地址)。如圖6所示，在PBRI再排序索引生成器231正在生成下一組的6個PBRI再排序 索引的時間內(nèi)，物理地址翻譯器232正在生成對應(yīng)先前所生成的一組6個PBRI再排序索引 的一組6個解交織再排序物理地址。不僅PBRI再排序索引生成和物理地址生成操作被流 水線化，而且LLR值向圖5中LLR緩沖器129的寫入也被流水線化。先前接收的一組LLR 值被寫入到LLR緩沖器129中，同時物理地址翻譯器232正在為稍后接收的一組LLR值生 成一組物理地址，并且同時PBRI再排序索引生成器231正在為更遲之后接收的一組LLR值 生成PBRI再排序索引。LLR緩沖器寫入引擎237在接收到時鐘沿時接收LLR值并經(jīng)由導線 238將LLR值發(fā)送至圖5的多排LLR緩沖器129以便在地址(解交織再排序物理地址)上 寫入到LLR緩沖器129中。圖7是圖5的LLR緩沖器129的更為詳細的示圖。LLR緩沖器129是具有多排存 儲器段(11、(12丄21丄22、011、012、021、和022的多段判決存儲器。每個存儲器段包含多 個存儲器排和一判決器140。判決器140在圖7的放大部分中示出。圖7中包括有圖5的 解映射和解碼電路解映射1200和解映射2201、維特比1203、維特比2204、TURB01205、以 及TURB02206。LLR緩沖器還可從AHB接口 210存取。存儲器段Cll、C12、C21和C22可存 儲控制信道分組并由解映射1電路200、維特比解碼器203和204兩者、以及AHB總線接口 210存取。解映射1電路200和AHB總線接口 210具有對控制信道存儲器部分的寫入和讀 取控制，而解碼器具有從控制信道存儲器部分的讀取訪問。D11、D12、D21、以及D22多排存 儲器部分被用來存儲數(shù)據(jù)信道子分組，且能夠被解映射2電路201、AHB接口、維特比解碼器 203和204兩者以及TURBO解碼器205和206兩者訪問。解映射2201和AHB接口 210準許 寫入和讀取訪問，而解碼器具有對LLR緩沖器129的數(shù)據(jù)部分的讀取訪問。解映射2201通 過如圖7中所示的6組并行的地址和數(shù)據(jù)導線224和228與存儲器段Dll、D12、D21、以及 D22 接口。對每個多排存儲器段的訪問是由該段的判決器來判決的。例如，判決器140是用 于段Cll的判決器。在一個實施例中，判決器具有兩種可編程模式且每個段可獨立于任何 其他段的判決模式而工作在任一模式中。在第一模式中，判決器確保第一準予去往解映射 電路。第二準予隨后被給予維特比或TURBO解碼器電路中的任一者。然后使第三準予去 往解映射電路從而重復這種樣式。這確保給解碼器的訪問準予跟隨在解映射電路對多排 存儲器段的訪問之后。在這第一種可編程模式中，當段的判決器向解映射電路準予請求時， 解映射2201具有高于解映射1200的優(yōu)先級。當判決器向解碼電路準予請求時，按降序的解碼器優(yōu)先級為TURB02206、TURB01205、維特比2204、以及維特比1203。在第二模式中， 判決器基于請求電路的優(yōu)先級準予訪問請求。在該模式下按優(yōu)先級降序的優(yōu)先級次序為 TURB02206、TURB01205、維特比2204、維特比1203、解映射2201以及解映射1200。一旦判決 器準予解映射或解碼器電路的訪問，則僅該電路可訪問該存儲器段直至處理完成且該存儲 器部分被判決器所釋放。例如，判決器141可接收來自解映射2201的向多排存儲器段Dll 作寫入的訪問請求。判決器141準予該請求，且解映射2通過同時通過6條并行地址通道向 多排存儲器段Dll發(fā)送6個解交織再排序物理(DRP)地址作出響應(yīng)以使得來自解映射2201 的6個同時LLR值被寫入到多排存儲器段Dll中?？芍貜驮撨^程直至子分組的所有LLR值 都被寫入到存儲器段Dll中。Turbo解碼器205和206隨后可請求對存儲器段Dll的訪問 且由判決器141準予訪問。在下一步驟，TURBO解碼器以解交織形式從段Dll讀取LLR值。圖8是LLR緩沖器129的多排存儲器段Dll的詳圖。該段包括16個存儲器排，排 0到排15。在該簡化圖例中，每個排為256個字位置的深度。最低有效字位置被示為處于 最左位置0，而最高有效字位置被示為處于最右位置255。盡管該示例涉及256的深度，但 在實際實現(xiàn)中深度要大得多。例如，深度可深到足以容納40或80個子分組，這取決于當前 支持的通信標準中交織的數(shù)目。在所示示例中，圖8的每個字位置至少為30比特寬且各自可保存至多5個LLR值， 其中每個LLR值為6比特長度。在此配置中，子分組的所有“U”LLR值被彼此毗鄰地存儲在 排中，其中“U”LLR值占據(jù)每個字位置的最低有效位。盡管該示例涉及5個LLR值的寬度， 但在實際實現(xiàn)中，寬度足以存儲8個LLR值。圖8還示出在長度為65個LLR值的子分組的示例中16個排的哪些字位置將含有 LLR值。若子分組的所有LLR值被存儲在該段中，則每個排的陰影區(qū)指示含有LLR值的那些 字位置。在排0中，前5個存儲器地址位置包含數(shù)據(jù)。在所有其余排——排1到排15中， 前4個地址位置包含LLR值。非陰影區(qū)存儲零值。對于4096個LLR值的子分組長度，所有 16個排的所有字位置都將包含LLR值。圖9-11是描述連續(xù)的LLR值可如何無沖突地寫入到段中的示圖。圖9圖解在解交 織之后子分組46的LLR值的傳出流44的示例。如括號中的索引所指示的，LLR值BO-Bll 的位置被解交織(解混洗)。定義經(jīng)再排序和解交織的LLR值位置的索引被稱為“PBRI再 排序索引”。為了將LLR值的子分組解交織，確定各LLR值在該解交織分組中的索引。對于 PBRI再排序索引序列中的每一相繼PBRI再排序索引，相關(guān)聯(lián)的LLR值被輸出以形成解交織 流44。圖10和11是圖解可確定圖9中示例的PBRI再排序索引的一種方法的示圖。在 圖9的簡化示例中，子分組的大小為11?？杀硎?1個值的二進制比特的最小數(shù)目是4。因 此在圖10的最左列47中陳列了 16個可能的4比特二進制值。對于每一 4比特值，在次最 左列48的括號中陳列了其相應(yīng)的十進制表示。例如4比特二進制值“0000”由十進制值 (0)表示。PBRI方法涉及“比特反轉(zhuǎn)”操作。列47中每一 4比特值的比特反轉(zhuǎn)版本因此在 列49中被再排序。列47中的4比特二進制值“0111”例如被比特反轉(zhuǎn)成列49中的4比特 二進制值“1110”。最右列50陳列了列49中各值的十進制等價。列48與49之間的關(guān)系定 義再排序，但這些列中存在比分組46中的LLR值更多的索引。子分組46的大小為11，而在 列48和50中有16個值。再排序索引的數(shù)目因此被“剪除”以減至11。如圖11中所指示的，最右列中大于10的值被稱為“越界”且在圖11中用黑色背景指示。解交織電路223隨 后將相關(guān)聯(lián)LLR值寫入到多排LLR緩沖器129的這些地址上。列49中的4比特二進制值選擇圖7的LLR緩沖器129的每一多排LLR緩沖器段 的16個可用排中的一個。解映射電路隨后將選擇這些PBRI再排序物理地址中的6個相繼 的地址以同時將相關(guān)聯(lián)的6個LLR值寫入到段中。這些地址被使用圖5的6組并行地址導 線228發(fā)送到LLR緩沖器129。對應(yīng)每一組6個PRBI再排序物理地址的6個LLR值經(jīng)由圖 5的6組并行數(shù)據(jù)導線224可供寫入到LLR緩沖器129。這些物理再排序地址中的每一個 對應(yīng)于LLR緩沖器129內(nèi)多排存儲器段內(nèi)的一不同排。因此，一次不超過一個LLR值被寫 入到多排存儲器的每個排中。圖12是示出12比特PBRI地址的更為具體的示例，其中每個地址對應(yīng)一 6比特 LLR值。每個地址的前四個最高有效位(MSB)位于左側(cè)，且已被圖9-11中所圖示的過程所 選擇。地址的剩余部分位于這些MSB的右側(cè)。四個MSB選擇將在其中存儲對應(yīng)LLR值的段 的排。例如，第一 PBRI地址的四個MSB“0000”可選擇多排LLR緩沖器段Dll的“排0”。其 余的每組四個MSB將對應(yīng)于同一段內(nèi)的不同存儲器排，由此確保一次不超過一個LLR值被 寫入到多排存儲器的每個排中。圖13是示出了長度為7比特且處于12比特地址字段內(nèi)的PBRI物理地址的比特 移位的示圖。在翻譯之前，圖13中地址的所有比特處于12比特地址字段的最左的位置中。 四個MSB決定排位置，且三個最低有效位(LSB)——“101”——決定在MSB所選的排內(nèi)的 字位置。圖6的物理地址翻譯器232執(zhí)行同時移位并將地址的三個LSB置于地址字段的最 右的位置中。MSB——“1010”——仍舊在最左的位置中，且在一個實施例中，所有其余比 特被設(shè)為二進制值“0”。比特移位操作確保在12比特地址位置未被完全占滿時各比特將被 寫入到所預(yù)期的地址位置。圖14是示出長度小于12比特的PBRI物理地址的移位的另一示圖。在圖14中， PBRI物理地址長度為11比特。在翻譯之前，圖14中地址的所有比特處于12比特地址字段 最左的位置中。四個MSB決定排位置。八個LSB——“10101010”——決定在MSB所選的 排內(nèi)的地址位置。在該示例中，圖6的物理地址翻譯器232執(zhí)行同時移位并將地址的八個 LSB置于地址字段最右的位置中。MSB——“1010”——仍舊在最左的位置中，且在一個實 施例中，剩余比特被設(shè)為二進制值“ 0 ”。圖15是示出一次一個字位置且按解交織次序從LLR緩沖器129的段中讀出LLR 值的立體圖。LLR緩沖器段包括16個存儲器排——排0-排15，每個排具有256個可尋址 字位置。在所示示例中，256個可尋址字位置中的每一個包含足以存儲5個LLR值的比特 一個“U”6比特LLR值，以及各自長度為6比特的4個附加的奇偶校驗LLR值。這4個附加 LLR值包括用于檢測和修復第一個“U”6比特LLR值中的差錯的奇偶校驗信息。圖15中示 出LLR值“U”連同相應(yīng)的奇偶校驗0^值^0、￥0，、￥1、和￥1，。圖15還示出字位置的所有內(nèi)容是如何同時讀出的。由于具有奇偶校驗的LLR值 和沒有奇偶校驗的LLR值可能彼此毗鄰地存儲且存儲在一個字位置內(nèi)，解碼器可隨后和同 時將非奇偶校驗LLR值連同奇偶校驗LLR值讀出。解碼器以如箭頭51所指示的解交織次 序讀出LLR值。在圖15的示例中，解碼器讀取排0中最左上方的字位置，然后排0中往右 的下一字位置，依次類推，直至排0中所有的陰影字位置都被讀取。然后解碼器讀取排1中最左方的字位置，然后排1中往右的下一字位置，依次類推，直至排1中所有的陰影字位置 都被讀取。此讀取過程垂直往下逐排地行進，直至解碼器已讀取所有陰影字位置。由于上 文結(jié)合圖13和圖14所述的新穎地址翻譯，因此導致所讀取的LLR值的解交織的該讀取過 程是可能的。不包含LLR值的存儲位置包含零值。在第一傳輸中，僅子分組的LLR值中的 部分可被接收和寫入到LLR緩沖器中。圖15中對應(yīng)該子分組大小被描繪為陰影的一些字 位置可例如在第一傳輸之后包含全零。類似地，給定字位置內(nèi)LLR位置中的一些可包含零， 而該字位置中的其他LLR位置填有LLR值。不論第一傳輸中接收到多少LLR值，解碼器都 可按如箭頭51所指示的解交織次序讀取所有的陰影字位置，并嘗試解碼該子分組。若解碼 失敗，則可在第二傳輸中接收該子分組的更多LLR值。在第二傳輸結(jié)束時，解碼器可再次按 解交織次序讀取所有陰影字位置并嘗試解碼該子分組。該過程繼續(xù)數(shù)次或者直至已經(jīng)對該 子分組成功解碼。圖16是新穎方法300的流程圖。在第一步301，適量的非時序邏輯同時生成多個 解交織再排序物理(DRP)地址。每個DRP地址標識多排存儲器的一不同排。每個DRP地址 還對應(yīng)于傳入的LLR值的交織流的一 LLR值。在第二步302，多個LLR值被無沖突地同時寫入到多排存儲器中，以使得一次不超 過一個LLR值被寫入到多排存儲器的每個排。每個LLR值被寫入到多排存儲器中由其相應(yīng) 的DRP地址所指示的位置上。在第三步303，解碼器以使得各LLR值按解交織次序被讀出的方式讀取多排存儲 器的內(nèi)容。圖17(現(xiàn)有技術(shù))是圖解向LLR緩沖器中寫入兩個子分組的LLR值的時基線。每 個子分組具有65個LLR值的大小。在該簡化示例中，沒有LLR奇偶校驗值。子分組的LLR 值將被寫入到65個位置中。在圖17的示例中，盡管子分組大小為65，但第一傳輸僅包括54 個LLR值且僅54個LLR值被寫入到指派給該第一子分組的65個位置中。這些寫入的每一 次花費一個時間單位。在圖中，“54”指示將54個LLR值寫入到65個位置當中的54個位 置中花費了 54個時間單位。在這些寫入之后，零值被寫入到65個位置中的其余11個位置 中。這些零值寫入在該示例中是逐個發(fā)生的，且“11”指示該過程花費11個時間單位。這 些零寫入的每一個是由清除指令發(fā)起的。朝下指向的箭頭指示這些清除指令。解碼器隨后 讀取這65個位置并嘗試解碼該子分組。在所示示例中，具有包含第二子分組的LLR值的第 二傳輸。這些LLR值被寫入到該LLR緩沖器中指派給第二子分組的另外65個位置中。和 在第一傳輸?shù)那樾沃幸粯?，第二傳輸僅包括54個LLR值，所以LLR緩沖器當中指派給第二 子分組的部分的其余11個位置被寫入零值。總共所需的時間單位數(shù)為130個時間單位。圖18是LLR緩沖器129的段的立體圖。該段是包括16個排的多排存儲器。每個 排是一行字位置。在將于此處描述的示例中，兩個子分組的LLR值要被寫入到該段中。這 兩個子分組中每一個的子分組大小為65。第一字分組的LLR值要被寫入到用淡陰影標記的 字位置中，而第二子分組的LLR值要被寫入到用暗陰影標記的字位置中。在給定傳輸中，子 分組的LLR值的部分而不是全部可被接收，但那些接收到的LLR值被寫入到恰當?shù)淖治恢?中。在接收到傳輸后，解碼器讀取該子分組的所有字位置并嘗試解碼該子分組。圖19是圖解根據(jù)第二新穎方面向圖18的段中寫入兩個子分組的LLR值的時基 線。在該簡化示例中，沒有LLR奇偶校驗值。最初，處理電路115向DDE WCSMSC 125發(fā)出
13DDE清除LLR任務(wù)指令。這由圖19中的箭頭400所指示。DDE WCSMSC 125內(nèi)解映射電路 的任務(wù)管理器從緊耦合存儲器讀取該任務(wù)指令并解釋該任務(wù)指令。圖20是DDE清除LLR任務(wù)指令的示圖。該任務(wù)指令中的字段標識該段中的矩形字 位置塊。該塊包括將用以存儲第一子分組的LLR值的所有字位置和將用以存儲第二子分組 的LLR值的所有字位置。在此處所述的示例中，該段被分成如圖18中所示的子分組區(qū)劃。 如圖所示，子分組區(qū)劃是包括將被用來存儲相應(yīng)子分組的LLR值的所有字位置的矩形字位 置塊。子分組區(qū)劃跨度該段的所有排，且在每個排中包括相同數(shù)目的字位置。任務(wù)管理器隨后致使解映射器以6個同時LLR寫入的序列向由DDE清除LLR任務(wù) 指令所指示的所有字位置中寫入零值。在圖19所示的示例中，兩個子分組區(qū)劃包含總共 192個字位置。因此執(zhí)行32次并行寫入以清除這192個字位置。時基線中的“32”指示需 要32個時間單位來執(zhí)行這些寫入。在完成塊清除操作之后，第一子分組的LLR值被寫入到 第一子分組的子分組區(qū)劃中，如上文結(jié)合圖8所述的。在該示例中，第一傳輸僅包括第一子 分組的54個LLR值。由于這些LLR值是一次寫入6個，所以需要9個時間單位。指派給第 一子分組的字位置中的11個未被寫入LLR值，但由于DDE清除LLR任務(wù)指令的執(zhí)行，這些 字位置已經(jīng)存儲了零值。接著，發(fā)生第二傳輸且第二子分組的54個LLR值被接收并寫入到 第二子分組的子分組區(qū)劃中。這些LLR值被一次寫入6個LLR值，所以需要另外9個時間 單位來執(zhí)行這些寫入。存儲第一和第二子分組的LLR值并確保解碼器將讀取的其他字位置 包含零值所需的總時間單位數(shù)為50個時間單位。另一方面，圖17的現(xiàn)有技術(shù)示例需要130 個時間單位來實現(xiàn)相同數(shù)目的LLR寫入和填零操作。在一個新穎方面，控制LLR寫入操作的處理電路115僅必須發(fā)出一個清除指令 (DDE清除LLR任務(wù)指令)來執(zhí)行多個子分組的LLR填零，而在現(xiàn)有技術(shù)示例中涉及許多清 除操作。不得不生成這許多清除指令可能加重中央處理器或其他被指派控制LLR寫入和填 零操作任務(wù)的機構(gòu)的負擔。在另一新穎方面，多個LLR值被同時清除。例如，存儲在6個不 同排中的LLR值使用上文結(jié)合圖8所述的并行寫入功能集被同時清除。在又一新穎方面， 存儲在字位置中的所有LLR值被同時清除。在圖18和圖8的示例中，每個字位置包括用于 存儲5個LLR值的比特，且所有這些比特被同時清除。圖21是圖19中所闡述的方法500的流程圖。接收標識將在(LLR緩沖器的多排 段中的)其處存儲多個子分組的LLR值的存儲器位置塊的任務(wù)指令(步驟501)。在一個 示例中，第一子分組LLR值將被存儲在LLR緩沖器的多排存儲器的第一子分組區(qū)劃中，而第 二子分組LLR值將被存儲在LLR緩沖器的多排存儲器的第二子分組區(qū)劃中。該任務(wù)指令所 標識的存儲器位置塊包括第一和第二子分組區(qū)劃兩者。隨后通過將多個位置并行寫零來 執(zhí)行任務(wù)指令(步驟502)，并且該并行寫入被重復多次直至該塊的所有位置都已被寫為零 值。在一個示例中，每個位置是能夠保存多個LLR值的多比特字位置，且字位置的所有比特 被同時寫零。隨后以一次多個LLR值的并行方式根據(jù)解交織方案將第一子分組的LLR值寫 入到第一子分組區(qū)劃中的恰當位置中(步驟503)。以一次多個LLR值的并行方式根據(jù)解交 織方案將第二子分組的LLR值寫入到第二子分組區(qū)劃中的恰當位置中(步驟504)。本文中描述的這些技術(shù)可通過各種手段來實現(xiàn)。在一個或多個示例性實施例中， 所述功能可以硬件、軟件、固件、或其任意組合來實現(xiàn)。如果在軟件中實現(xiàn)，則各功能可以作 為一條或更多條指令或代碼存儲在計算機可讀介質(zhì)上或藉其進行傳送。計算機可讀介質(zhì)包括計算機存儲介質(zhì)和通信介質(zhì)兩者，后者包括有助于計算機程序從一地到另一地的轉(zhuǎn)移的 任何介質(zhì)。存儲介質(zhì)可以是能被計算機訪問的任何可用介質(zhì)。作為示例而非限定，這樣的 計算機可讀介質(zhì)可以包括RAM、ROM、EEPROM、CD-ROM或其它光盤存儲、磁盤存儲或其它磁存 儲設(shè)備、或者能被用來攜帶或存儲指令或數(shù)據(jù)結(jié)構(gòu)形式的合需程序代碼且能被計算機訪問 的任何其它介質(zhì)。任何連接也被正當?shù)胤Q為計算機可讀介質(zhì)。例如，如果軟件使用同軸電 纜、光纖電纜、雙絞線、數(shù)字訂戶線(DSL)、或諸如紅外、無線電、以及微波之類的無線技術(shù)從 web網(wǎng)站、服務(wù)器、或其它遠程源傳送而來，則該同軸電纜、光纖電纜、雙絞線、DSL、或諸如紅 外、無線電、以及微波之類的無線技術(shù)就被包括在介質(zhì)的定義之中。如本文所用的碟或盤包 括壓縮盤(CD)、激光盤、光盤、數(shù)字通用盤(DVD)、軟盤和藍光盤，其中碟常常磁學地再現(xiàn)數(shù) 據(jù)而盤用激光光學地再現(xiàn)數(shù)據(jù)。上述組合應(yīng)被包括在計算機可讀介質(zhì)的范圍內(nèi)。
盡管出于指導性目的描述了某些具體實施例，但本專利文獻的教義具有普適性， 而不限于上文所述的具體實施例。因此，可以實踐所述具體實施例的各種特征的各種變形、 自適應(yīng)修改、和組合而不會背離所附權(quán)利要求的范圍。
1權(quán)利要求
一種方法，包括(a)生成多個解交織再排序物理(DRP)地址；以及(b)使用所述DRP地址將相對應(yīng)的多個(對數(shù)似然比)LLR值同時寫入到多排存儲器中，其中所述多排存儲器包括多個排，且其中一次不超過一個LLR值被寫入到所述多排存儲器的每個排中。
2.如權(quán)利要求1所述的方法，其特征在于，所述DRP地址是剪除比特反轉(zhuǎn)交織(PBRI) 地址。
3.如權(quán)利要求1所述的方法，其特征在于，所述(a)的生成涉及 生成再排序索引的流，其中每個再排序索引包括多個地址比特；以及通過將每個再排序索引的第二數(shù)個地址比特移位并保持所述再排序索引的第一數(shù)個 地址比特不移位來將所述再排序索引翻譯成相應(yīng)的DRP地址。
4.如權(quán)利要求3所述的方法，其特征在于，所述再排序索引的所述第一數(shù)個地址比特 形成所述DRP地址的第一部分，且其中所述DRP地址的所述第一部分標識LLR值在所述多 排存儲器中所被寫入到的一個且僅一個排。
5.如權(quán)利要求4所述的方法，其特征在于，所述再排序索引的所述第二數(shù)個地址比特 形成所述DRP地址的第二部分，且其中所述DRP地址的所述第二部分標識所述LLR值所被 寫入的字位置。
6.如權(quán)利要求1所述的方法，其特征在于，進一步包括(c)以使得所述多個LLR值具有解交織次序的方式從所述多排存儲器讀取出所述多個 LLR 值。
7.如權(quán)利要求6所述的方法，其特征在于，所述(c)的讀取涉及從所述多排存儲器的 第一排讀取所述多個LLR值的第一子集，并隨后從所述多排存儲器的第二排讀取所述多個 LLR值的第二子集。
8.如權(quán)利要求6所述的方法，其特征在于，所述多排存儲器是多段判決存儲器的多個 段中的一個，其中在解碼器從所述多個段中的另一段讀取第二子分組的LLR值的時段期間 第一子分組的LLR值被寫入到所述多個段的一個段中。
9.如權(quán)利要求1所述的方法，其特征在于，每個排包括多個字位置，且其中多個LLR值 被寫入到所述字位置的至少一個中。
10.一種方法，包括(a)生成多個解交織再排序物理(DRP)地址，其中所述多個DRP地址包括多組DRP地址；(b)使用每組DRP地址將相對應(yīng)的一組(對數(shù)似然比)LLR值同時寫入到存儲器中；以及(c)以解交織次序從所述存儲器讀取所述多個LLR值。
11.如權(quán)利要求10所述的方法，其特征在于，所述DRP地址是剪除比特反轉(zhuǎn)交織 (PBRI)地址，且其中所述存儲器是多排存儲器。
12.—種設(shè)備，包括解交織器電路，生成多個解交織再排序物理(DRP)地址；以及多排存儲器，使用所述多個DRP地址將多個LLR值同時寫入到所述多排存儲器中，以使得一次不超過一個LLR值被寫入到所述多排存儲器的每個排中。
13.如權(quán)利要求12所述的設(shè)備，其特征在于，所述解交織器電路包括再排序索引生成器，生成再排序索引的流，其中每個再排序索引包括多個地址比特；以及地址翻譯器電路，接收所述再排序索引的流并將每個接收到的再排序索引轉(zhuǎn)換成相對 應(yīng)的DRP地址，其中所述地址翻譯器電路通過將再排序索引的第一數(shù)個地址比特移位并保 持所述再排序索引的第二數(shù)個地址比特不移位來將所述再排序索引轉(zhuǎn)換成DRP地址。
14.如權(quán)利要求12所述的設(shè)備，其特征在于，所述多排存儲器包括多個排，其中每個排包括多個字位置，其中每個LLR值包括數(shù)目A個比特，其中每個字 位置包括數(shù)目B個比特，且其中B至少是A的兩倍。
15.如權(quán)利要求13所述的設(shè)備，其特征在于，所述第二數(shù)個地址比特標識所述LLR值中 的一個在所述多排存儲器中所要被寫入到的排。
16.如權(quán)利要求13所述的設(shè)備，其特征在于，所述多個DRP地址的每一個標識所述多個 LLR值中相對應(yīng)的一個在所述多排存儲器的排當中所要被寫入其中的一個且僅一個排。
17.如權(quán)利要求12所述的設(shè)備，其特征在于，所述多排存儲器是多段判決存儲器的多 個段中的一個，其中在第二子分組的LLR值被從所述多個段中的另一段讀取出的時段期間 第一子分組的LLR值在被寫入到所述多個段的一個段中。
18.一種設(shè)備，包括包括多個排的多排存儲器；以及用于將多組對數(shù)似然比(LLR)值寫入到所述多排存儲器中的裝置，其中每組的所述 LLR值被同時寫入到所述多排存儲器中以使得一次不超過一個LLR值被寫入到所述多排存 儲器的每個排中。
19.如權(quán)利要求18所述的設(shè)備，其特征在于，進一步包括用于以解交織次序從所述多排存儲器讀取所述LLR值的裝置。
20.一種計算機程序產(chǎn)品，包括計算機可讀介質(zhì)，包括用于致使計算機控制解交織器以使得所述解交織器生成多個解交織再排序物理(DRP) 地址并使得所述DRP地址被用來將相對應(yīng)的多個(對數(shù)似然比)LLR值同時寫入到多排存 儲器中的代碼，其中所述多排存儲器包括多個排，且其中一次不超過一個LLR值被寫入到 所述多排存儲器的每個排中；以及用于致使所述計算機控制解碼器以使得所述解碼器以解交織次序從所述多排存儲器 讀取所述多個LLR值的代碼。
21.一種方法，包括(a)通過執(zhí)行單次寫入操作從存儲器中的字位置清除多個對數(shù)似然比(LLR)值。
22.如權(quán)利要求21所述的方法，其特征在于，所述字位置是多個字位置中的一個，且其 中所述多個字位置中的所有字位置被同時清除。
23.如權(quán)利要求22所述的方法，其特征在于，所述存儲器是多排存儲器，且其中所述多 個字位置中的每一個字位置是所述多排存儲器的不同排的一部分。
24.如權(quán)利要求23所述的方法，其特征在于，第一子分組的LLR值和第二子分組的LLR值都被存儲在所述多排存儲器的同一排中。
25.如權(quán)利要求21所述的方法，其特征在于，進一步包括(b)解釋指令；以及(c)響應(yīng)于對(b)的解釋執(zhí)行步驟(a)多次以使得所述指令所標識的多個字位置被清除。
26.如權(quán)利要求25所述的方法，其特征在于，(c)涉及從所述指令所標識的所述字位置 的第一字位置清除第一子分組的LLR值，且(c)還涉及從所述指令所標識的所述字位置的 第二字位置清除第二子分組的LLR值。
27.如權(quán)利要求21所述的方法，其特征在于，所述多個LLR值中的第一LLR值為第一奇 偶校驗LLR值，且其中所述多個LLR值中的第二 LLR值為第二奇偶校驗LLR值。
28.如權(quán)利要求25所述的方法，其特征在于，所述存儲器包括第一子分組區(qū)劃和第二 子分組區(qū)劃，且其中(c)涉及清除所述第一子分組區(qū)劃的字位置，且其中(c)還涉及清除所 述第二子分組區(qū)劃的字位置。
29.一種設(shè)備，包括存儲器，存儲第一對數(shù)似然比(LLR)值和第二 LLR值；以及同時清除所述第一和第二 LLR值的機構(gòu)。
30.如權(quán)利要求29所述的設(shè)備，其特征在于，所述第一和第二LLR值是由單次寫入操作 同時清除的。
31.如權(quán)利要求29所述的設(shè)備，其特征在于，所述第一和第二LLR值是由同時發(fā)生的多 次寫入操作同時清除的。
32.如權(quán)利要求29所述的設(shè)備，其特征在于，所述機構(gòu)包括任務(wù)管理器。
33.如權(quán)利要求29所述的設(shè)備，其特征在于，所述機構(gòu)接收指令，其中所述指令標識所 述存儲器中的多個字位置，且其中所述機構(gòu)通過向所標識的多個字位置寫入而致使所述第 一和第二 LLR值被清除。
34.如權(quán)利要求29所述的設(shè)備，其特征在于，所述存儲器是多排存儲器，其中所述第一 LLR值被存儲在所述多排存儲器的第一排中，且其中所述第二 LLR值被存儲在所述多排存 儲器的第二排中。
35.如權(quán)利要求29所述的設(shè)備，其特征在于，所述第一和第二LLR值被存儲在所述存儲 器的單個字位置中。
36.一種設(shè)備，包括存儲器，存儲第一對數(shù)似然比(LLR)值和第二 LLR值；以及用于同時清除所述第一和第二 LLR值的裝置。
37.如權(quán)利要求36所述的設(shè)備，其特征在于，所述裝置通過執(zhí)行單次寫入操作將所述 第一和第二 LLR值同時清除。
38.如權(quán)利要求36所述的設(shè)備，其特征在于，所述裝置通過同時執(zhí)行多次寫入操作將 所述第一和第二 LLR值同時清除。
39.一種計算機程序產(chǎn)品，包括計算機可讀介質(zhì)，包括用于致使計算機同時從存儲器清除多個對數(shù)似然比(LLR)值的代碼。
40.如權(quán)利要求39所述的計算機程序產(chǎn)品，其特征在于，所述代碼是任務(wù)指令。
41.如權(quán)利要求39所述的計算機程序產(chǎn)品，其特征在于，所述代碼用于致使所述計算 機通過對所述存儲器中的單個字位置執(zhí)行單次寫入操作來同時清除所述多個LLR值。
42.如權(quán)利要求39所述的計算機程序產(chǎn)品，其特征在于，所述代碼用于致使所述計算 機通過同時執(zhí)行多次寫入操作來同時清除所述多個LLR值。
全文摘要
文檔編號H03M13/27GK101953077SQ20098010601
公開日2011年1月19日 申請日期2009年3月17日 優(yōu)先權(quán)日2008年3月28日
發(fā)明者Rostampisheh Ali, Raghu N Challa, Yao Iwen, Mrinal M Nath, Dave J Santos 申請人:Qualcomm Inc