專利名稱：A/d轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將模擬信號轉(zhuǎn)換為數(shù)字信號的A/D轉(zhuǎn)換電路。本申請根據(jù)2008年5月7日在日本申請的專利申請2008-121208號主張優(yōu)先權(quán)， 并在此援引其內(nèi)容。
背景技術(shù)：
以往，作為A/D(模擬/數(shù)字)轉(zhuǎn)換電路的一例，公知有圖19所示的結(jié)構(gòu)(例 如，參照非專利文獻(xiàn)1)。圖19是示出以往公知的A/D轉(zhuǎn)換電路的結(jié)構(gòu)的圖。在圖示的例子中，A/D轉(zhuǎn)換電路190包括脈沖行進(jìn)電路191、計(jì)數(shù)器192、編 碼器193、第1鎖存電路194、第2鎖存電路195、第3鎖存電路196、計(jì)算器197。在 脈沖行進(jìn)電路191中，作為起動(dòng)用反轉(zhuǎn)電路的一個(gè)NAND(與非)電路1911、和作為反轉(zhuǎn) 電路的多個(gè)逆變器(INV)電路1912連接為環(huán)狀。NAND電路1911在一方的輸入端接受 脈沖信號StartP而動(dòng)作。計(jì)數(shù)器192及編碼器193計(jì)測來自脈沖行進(jìn)電路191的輸出信 號。第1鎖存電路194保持來自計(jì)數(shù)器192的輸出信號。第2鎖存電路195保持來自編 碼器193的輸出信號。第3鎖存電路196對來自第1鎖存電路194及第2鎖存電路195 的輸出信號進(jìn)行相加并保持。計(jì)算器197利用第3鎖存電路196計(jì)算前信號與現(xiàn)信號之 間的差分，并向外部的后級電路輸出該結(jié)果。并且，在圖示的例中，用于向脈沖行進(jìn)電路191的NAND電路1911及逆變器電 路1912供給電源的電源線1913與輸入端子198連接。對于輸入端子198輸入作為進(jìn)行 A/D轉(zhuǎn)換的對象的模擬輸入信號Vin。并且，編碼器193和第1及第2鎖存電路194、 195接受時(shí)鐘(CLK)信號CKs的輸入。接著，對A/D轉(zhuǎn)換電路190的動(dòng)作進(jìn)行說明。如圖19所示，在脈沖行進(jìn)電路 191中，脈沖信號StartP在構(gòu)成為環(huán)狀的、由一個(gè)NAND電路1911和多個(gè)逆變器電路 1912構(gòu)成的電路內(nèi)環(huán)繞。脈沖信號StartP與模擬輸入信號Vin的大小(電壓)及時(shí)鐘(CLK)信號CKs的 周期相應(yīng)地變化。計(jì)數(shù)器192對脈沖信號StartP在脈沖行進(jìn)電路191內(nèi)的電路中環(huán)繞的 次數(shù)進(jìn)行計(jì)數(shù)，并將該結(jié)果輸出為二進(jìn)制的數(shù)字?jǐn)?shù)據(jù)。編碼器193檢測脈沖行進(jìn)電路191 內(nèi)的電路中的脈沖信號StartP的位置，并將該結(jié)果輸出為二進(jìn)制的數(shù)字?jǐn)?shù)據(jù)。第1鎖存電路194保持計(jì)數(shù)器192輸出的數(shù)字?jǐn)?shù)據(jù)。第2鎖存電路195保持編 碼器193輸出的數(shù)字?jǐn)?shù)據(jù)。第3鎖存電路196將第1鎖存電路194保持的數(shù)字?jǐn)?shù)據(jù)取入 為上位比特，將第2鎖存電路195鎖存的數(shù)字?jǐn)?shù)據(jù)取入為下位比特，并對這些數(shù)字?jǐn)?shù)據(jù)進(jìn) 行相加。由此，第3鎖存電路196對于時(shí)鐘信號CKs的每個(gè)周期，生成并保持與模擬輸 入信號Vin的大小相應(yīng)的二進(jìn)制的數(shù)字?jǐn)?shù)據(jù)。計(jì)算器197計(jì)算第3鎖存電路196保持的數(shù)字?jǐn)?shù)據(jù)、與第3鎖存電路196保持的 之前的數(shù)字?jǐn)?shù)據(jù)之間的差分，并將計(jì)算出的數(shù)字?jǐn)?shù)據(jù)DT輸出到外部的后級電路。圖20是示出A/D轉(zhuǎn)換電路190中的模擬輸入信號Vin的大小、與在電路內(nèi)行進(jìn)的脈沖信號StartP的傳播延遲時(shí)間之間的關(guān)系的圖。在A/D轉(zhuǎn)換電路190中，在模擬輸 入信號Vin的大小小時(shí)，脈沖信號StartP的傳播延遲時(shí)間變大，在模擬輸入信號Vin的大 小大時(shí)，脈沖信號StartP的傳播延遲時(shí)間變小。從而，從A/D轉(zhuǎn)換電路190輸出與該脈 沖信號StartP的傳播延遲時(shí)間相應(yīng)的數(shù)字?jǐn)?shù)據(jù)。圖21是示出A/D轉(zhuǎn)換電路190中的采樣周期與輸出數(shù)字?jǐn)?shù)據(jù)的定時(shí)之間的關(guān)系 的圖。A/D轉(zhuǎn)換電路190按照作為采樣周期的時(shí)鐘信號CKs的每個(gè)周期，周期性地輸出 數(shù)字?jǐn)?shù)據(jù)DT。在圖示的例中，在采樣周期2111中輸出數(shù)字?jǐn)?shù)據(jù)2121，在采樣周期2112 中輸出數(shù)字?jǐn)?shù)據(jù)2122，在采樣周期2113中輸出數(shù)字?jǐn)?shù)據(jù)2123。如上所述，A/D轉(zhuǎn)換電路190按照時(shí)鐘信號CKs的每個(gè)周期，周期性地輸出與 模擬輸入信號Vin的大小對應(yīng)的數(shù)字?jǐn)?shù)據(jù)DT。非專利文獻(xiàn)非專利文獻(xiàn)1 "An All-Digital Analog-to-Digital Converter With 12- μ V/LSB Using Moving-Average Filtering”，IEEE JOURNAL OFSOLID—STATE CIRCUITS, VOL.38, NO.l, JANUARY 2003但是，在上述的A/D轉(zhuǎn)換電路190中，作為構(gòu)成脈沖行進(jìn)電路191的反轉(zhuǎn)電路， 混裝有NAND電路1911和逆變器電路1912。NAND電路1911和逆變器電路1912分別 具有電路固有的傳播延遲時(shí)間，并且一般而言這些傳播延遲時(shí)間相互不同。從而，由于 該傳播延遲時(shí)間的差，編碼器193輸出的下位比特的精度有可能會(huì)劣化。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述課題而提出的，其目的在于提供一種A/D轉(zhuǎn)換電路，其 能夠以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的劣化。本發(fā)明的一方式的A/D轉(zhuǎn)換電路，包括脈沖行進(jìn)電路，其輸入有電源或電流 源及脈沖信號，使所述脈沖信號行進(jìn)；行進(jìn)位置檢測部，其檢測所述脈沖行進(jìn)電路內(nèi)的 所述脈沖信號的行進(jìn)位置，輸出與所述行進(jìn)位置相應(yīng)的數(shù)據(jù)；以及數(shù)字?jǐn)?shù)據(jù)生成部，其根據(jù)所述行進(jìn)位置檢測部輸出的所述數(shù)據(jù)，生成與所述電 源或所述電流源的大小對應(yīng)的數(shù)字?jǐn)?shù)據(jù)，所述脈沖行進(jìn)電路由串聯(lián)連接的多個(gè)反轉(zhuǎn)電路 構(gòu)成，所述多個(gè)反轉(zhuǎn)電路由輸入信號與輸出信號之間的延遲時(shí)間與所述電源或電流源的 大小相應(yīng)地變化的相同邏輯元件構(gòu)成，在所述脈沖行進(jìn)電路中，對于所述多個(gè)反轉(zhuǎn)電路 中的一個(gè)，輸入使所述脈沖信號的行進(jìn)開始的起動(dòng)信號，所述行進(jìn)位置檢測部根據(jù)分別 來自所述多個(gè)反轉(zhuǎn)電路的所述輸出信號，檢測所述脈沖行進(jìn)電路內(nèi)的所述脈沖信號的所 述行進(jìn)位置。根據(jù)本發(fā)明的A/D轉(zhuǎn)換電路，由于用相同邏輯元件構(gòu)成脈沖行進(jìn)電路，因此不 會(huì)發(fā)生由設(shè)在脈沖行進(jìn)電路的邏輯元件不同引起的A/D轉(zhuǎn)換精度的劣化。從而，可以實(shí) 現(xiàn)高精度的A/D轉(zhuǎn)換電路。并且，在本發(fā)明的A/D轉(zhuǎn)換電路中，所述邏輯元件優(yōu)選為NAND電路。由此，即使構(gòu)成脈沖行進(jìn)電路的反轉(zhuǎn)電路用相同的邏輯元件構(gòu)成，也可以將邏 輯電路中使用的晶體管數(shù)的增加抑制在最低限。從而，可以抑制設(shè)有A/D轉(zhuǎn)換電路的芯 片的面積等的增加。
并且，在本發(fā)明的A/D轉(zhuǎn)換電路中，所述邏輯元件優(yōu)選為NOR(或非)電路。并且，在本發(fā)明的A/D轉(zhuǎn)換電路中，所述邏輯元件優(yōu)選為全差動(dòng)型延遲電路。根據(jù)本發(fā)明的A/D轉(zhuǎn)換電路，能夠以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的劣 化。


圖1是示出本發(fā)明的第1實(shí)施方式中的脈沖行進(jìn)電路的電路圖。圖2是示出本發(fā)明的第1實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖3是示出本發(fā)明的第1實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖4是示出本發(fā)明的第1實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖5是示出本發(fā)明的第1實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖6是示出本發(fā)明的第1實(shí)施方式的變形例中的脈沖行進(jìn)電路的電路圖。圖7是示出本發(fā)明的第2實(shí)施方式中的脈沖行進(jìn)電路的電路圖。圖8是示出本發(fā)明的第2實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖9是示出本發(fā)明的第2實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖10是示出本發(fā)明的第2實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖11是示出本發(fā)明的第2實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖12是示出本發(fā)明的第2實(shí)施方式的變形例中的脈沖行進(jìn)電路的電路圖。圖13是示出本發(fā)明的第3實(shí)施方式中的脈沖行進(jìn)電路的電路圖。圖14是示出本發(fā)明的第3實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖15是示出本發(fā)明的第3實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖16是示出本發(fā)明的第3實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖17是示出本發(fā)明的第3實(shí)施方式中的脈沖行進(jìn)電路的一部分的部分放大圖。圖18是示出本發(fā)明的第3實(shí)施方式的變形例中的脈沖行進(jìn)電路的電路圖。圖19是示出以往公知的A/D轉(zhuǎn)換電路的結(jié)構(gòu)的結(jié)構(gòu)圖。圖20是示出A/D轉(zhuǎn)換電路中的模擬輸入信號的大小、與在電路內(nèi)行進(jìn)的脈沖信 號的傳播延遲時(shí)間之間的關(guān)系的圖。圖21是示出A/D轉(zhuǎn)換電路中的采樣周期、與輸出數(shù)字?jǐn)?shù)據(jù)的定時(shí)之間的關(guān)系的 圖。標(biāo)記說明10、20、30、40、50、60、191 脈沖行進(jìn)電路41 43 電流源111 142、1911 NAND 電路190:A/D 轉(zhuǎn)換電路192 計(jì)數(shù)器193 編碼器194:第1鎖存電路195:第2鎖存電路196:第3鎖存電路
5
197 計(jì)算器211 242 NOR 電路311 342 全差動(dòng)型延遲電路(DE)1912 逆變器電路
具體實(shí)施例方式(第1實(shí)施方式)以下，參照

本發(fā)明的第1實(shí)施方式。本實(shí)施方式中的A/D (模擬/數(shù) 字)轉(zhuǎn)換電路包括脈沖行進(jìn)電路；計(jì)數(shù)器及編碼器(行進(jìn)位置檢測部)，其計(jì)測來自 脈沖行進(jìn)電路的輸出信號；第1鎖存電路，其保持來自計(jì)數(shù)器的輸出信號；第2鎖存電 路，其保持來自編碼器的輸出信號；第3鎖存電路，其對來自第1鎖存電路及第2鎖存電 路的輸出信號進(jìn)行相加并保持；以及計(jì)算器(數(shù)字?jǐn)?shù)據(jù)生成部)，其使用第3鎖存電路計(jì) 算前信號與現(xiàn)信號之間的差分，并向外部的后級電路輸出。并且，本實(shí)施方式中的A/D轉(zhuǎn)換電路相比于圖19中所示的A/D轉(zhuǎn)換電路，不 同點(diǎn)僅為脈沖行進(jìn)電路的結(jié)構(gòu)，脈沖行進(jìn)電路以外的各部的結(jié)構(gòu)與圖19中所示的各部的 結(jié)構(gòu)相同。圖1是示出本實(shí)施方式中的脈沖行進(jìn)電路10的電路圖。在圖示的例中，脈沖行 進(jìn)電路10是將32個(gè)NAND電路111 142串聯(lián)連接而成的電路。在本實(shí)施方式中的脈沖行進(jìn)電路10中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)NAND電路 (NAND電路111)、和作為反轉(zhuǎn)電路動(dòng)作的多個(gè)NAND電路(NAND電路112 142)連 接為環(huán)狀。NAND電路111在一方的輸入端接受脈沖信號StartP、在另一方的輸入端接受 前一級的NAND電路142的輸出而動(dòng)作。各個(gè)NAND電路112 141在一方的輸入端接 受前一級的NAND電路(例如，NAND電路112的情況下是NAND電路111)的輸出、 在另一方的輸入端接受High電平(模擬輸入信號Vin或A/D轉(zhuǎn)換電路的電源VDD)而動(dòng) 作。NAND電路142在一方的輸入端接受前一級的NAND電路141的輸出、在另一方的 輸入端作為前饋環(huán)接受來自NAND電路138的輸出，而不是接受High電平。由此，在 輸入有脈沖信號StartP的期間，按照與NAND電路111 142的延遲時(shí)間對應(yīng)的周期， 各NAND電路的輸出發(fā)生振蕩。另外，前饋環(huán)的結(jié)構(gòu)不限定于上述結(jié)構(gòu)。例如，也可以構(gòu)成為，僅在NAND電 路140的一方的輸入端，作為前饋環(huán)接受來自NAND電路136的輸出，而不是接受High 電平。并且，構(gòu)成脈沖行進(jìn)電路10的NAND電路的總數(shù)不限定于32個(gè)，只要是4個(gè)以 上的偶數(shù)個(gè)，則沒有特別限制。從圖2到圖5是示出本實(shí)施方式中的脈沖行進(jìn)電路10的一部分(圖1中的符號 101的部分)的部分放大圖。也可以將本實(shí)施方式中的脈沖行進(jìn)電路10整體的結(jié)構(gòu)構(gòu)成 為圖2至圖5所示的結(jié)構(gòu)。在圖2所示的例中，通過將模擬輸入信號Vin的電平(大小) 使用為反轉(zhuǎn)電路的電源，來控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖3所示，也可以 將輸入到脈沖行進(jìn)電路10的模擬輸入信號Vin的電平，連接到反轉(zhuǎn)電路的GND側(cè)。并 且，如圖4所示，也可以通過使用具有與模擬輸入信號Vin的電平相應(yīng)的電流值的電流源 41 43，來控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖5所示，也可以將電流源41 43連接到反轉(zhuǎn)電路的GND側(cè)。并且，雖然未圖示，也可以將電流源分別連接到反轉(zhuǎn)電 路的電源VDD側(cè)、GND側(cè)。另外，雖然說明了由4個(gè)以上的偶數(shù)個(gè)的NAND電路構(gòu)成的脈沖行進(jìn)電路10的 例子，但本實(shí)施方式中的脈沖行進(jìn)電路也可以是由3個(gè)以上的奇數(shù)個(gè)NAND電路構(gòu)成的 脈沖行進(jìn)電路。圖6是示出本實(shí)施方式的變形例中的脈沖行進(jìn)電路20的電路圖。在圖示的例 中，脈沖行進(jìn)電路20是將31個(gè)NAND電路111 141串聯(lián)連接而成的電路。在本實(shí)施方式中的脈沖行進(jìn)電路20中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)NAND電路 (NAND電路111)、和作為反轉(zhuǎn)電路動(dòng)作的多個(gè)NAND電路(NAND電路112 141)連 接為環(huán)狀。NAND電路111在一方的輸入端接受脈沖信號StartP、在另一方的輸入端接受 前一級的NAND電路141的輸出而動(dòng)作。NAND電路112 141在一方的輸入端接受前 一級的NAND電路的輸出、在另一方的輸入端接受High電平(模擬輸入信號Vin或A/D 轉(zhuǎn)換電路的電源VDD)而動(dòng)作。另外，構(gòu)成脈沖行進(jìn)電路20的NAND電路的總數(shù)不限定于31個(gè)，只要是3個(gè) 以上的奇數(shù)個(gè)，則沒有特別限制。并且，脈沖行進(jìn)電路20的結(jié)構(gòu)與脈沖行進(jìn)電路10同 樣，也可以是圖2至圖5所示的結(jié)構(gòu)。并且雖然未圖示脈沖行進(jìn)電路20的結(jié)構(gòu)，但也可 以構(gòu)成為將電流源分別連接在反轉(zhuǎn)電路的電源VDD側(cè)、GND側(cè)的結(jié)構(gòu)。如上所述，在本實(shí)施方式中，對于構(gòu)成脈沖行進(jìn)電路的反轉(zhuǎn)電路，可以僅使用 相同邏輯元件(NAND電路)來構(gòu)成，可以實(shí)現(xiàn)各反轉(zhuǎn)電路間沒有傳播延遲時(shí)間之差的脈 沖行進(jìn)電路。由此，根據(jù)本實(shí)施方式，可以以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的劣 化。(第2實(shí)施方式)以下，參照

本發(fā)明的第2實(shí)施方式。本實(shí)施方式中的A/D轉(zhuǎn)換電路與 圖19中所示的A/D轉(zhuǎn)換電路相比，不同點(diǎn)僅為脈沖行進(jìn)電路的結(jié)構(gòu)，脈沖行進(jìn)電路以外 的各部的結(jié)構(gòu)與圖19中所示的各部的結(jié)構(gòu)相同。并且，本實(shí)施方式與第1實(shí)施方式的區(qū)別在于，作為構(gòu)成脈沖行進(jìn)電路的反轉(zhuǎn) 元件使用了 NOR(或非)電路。圖7是示出本實(shí)施方式中的脈沖行進(jìn)電路30的電路圖。在圖示的例中，脈沖行 進(jìn)電路30是將32個(gè)NOR電路211-242串聯(lián)連接而成的電路。在本實(shí)施方式中的脈沖行進(jìn)電路30中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)NOR電路 (NOR電路211)、和作為反轉(zhuǎn)電路動(dòng)作的多個(gè)NOR電路(NOR電路212 242)連接為 環(huán)狀。NOR電路211在一方的輸入端接受脈沖信號StartP、在另一方的輸入端接受前一 級的NOR電路242的輸出而動(dòng)作。NOR電路212 241在一方的輸入端接受前一級的 NOR電路(例如，NOR電路212的情況下為NOR電路211)的輸出、在另一方的輸入端 接受Low電平(GND)而動(dòng)作。NOR電路242在一方的輸入端接受前一級的NOR電路 241的輸出、在另一方的輸入端作為前饋環(huán)接受來自NOR電路238的輸出，而不是接受 Low電平。這是因?yàn)槿缦碌脑蛟诒緦?shí)施方式中，由于脈沖行進(jìn)電路30由偶數(shù)個(gè)NOR 電路構(gòu)成，因此使NOR電路242的輸出反轉(zhuǎn)，以使在每次脈沖信號StartP通過時(shí)，NOR 電路211 242輸出不同的值。并且，由于脈沖行進(jìn)電路30作為反轉(zhuǎn)電路使用NOR電路，因此通過使脈沖信號StartP從High電平變化到Low電平而起動(dòng)。另外，前饋環(huán)的結(jié)構(gòu)不限于上述的結(jié)構(gòu)。例如，也可以為僅僅NOR電路240的 一方的輸入端作為前饋環(huán)接受來自NOR電路236的輸出，而不是接受Low電平。并且， 構(gòu)成脈沖行進(jìn)電路30的NOR電路的總數(shù)不限定于32個(gè)，只要是4個(gè)以上的偶數(shù)個(gè)，則 沒有特別限制。圖8至圖11是示出本實(shí)施方式中的脈沖行進(jìn)電路30的一部分(圖7中的符號701 的部分)的部分放大圖。也可以將本實(shí)施方式中的脈沖行進(jìn)電路30整體的結(jié)構(gòu)構(gòu)成為圖 8至圖11所示的結(jié)構(gòu)。在圖8所示的例中，通過將模擬輸入信號Vin的電平作為反轉(zhuǎn)電 路的電源來使用，從而控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖9所示，也可以將輸 入到脈沖行進(jìn)電路30的模擬輸入信號Vin的電平連接到反轉(zhuǎn)電路的GND側(cè)。并且，如 圖10所示，也可以通過使用具有與模擬輸入信號Vin的電平相應(yīng)的電流值的電流源41 43，來控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖11所示，也可以將電流源41 43連 接到反轉(zhuǎn)電路的GND側(cè)。并且，雖然未圖示，但也可以將電流源分別連接到反轉(zhuǎn)電路的 電源VDD側(cè)、GND側(cè)。另外，雖然說明了由4個(gè)以上的偶數(shù)個(gè)NOR電路構(gòu)成的脈沖行進(jìn)電路30的例 子，但本實(shí)施方式中的脈沖行進(jìn)電路也可以是由3個(gè)以上的奇數(shù)個(gè)NOR電路構(gòu)成的脈沖 行進(jìn)電路40。圖12是示出本實(shí)施方式的變形例中的脈沖行進(jìn)電路40的電路圖。在圖示的例 中，脈沖行進(jìn)電路40是將31個(gè)NOR電路211 241串聯(lián)連接而成的電路。在本變形例中的脈沖行進(jìn)電路40中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)NOR電路 (NOR電路211)、和作為反轉(zhuǎn)電路動(dòng)作的多個(gè)NOR電路(NOR電路212 241)連接為 環(huán)狀。NOR電路211在一方的輸入端接受脈沖信號StartP、在另一方的輸入端接受前一 級的NOR電路241的輸出而動(dòng)作。NOR電路212 241在一方的輸入端接受前一級的 NOR電路的輸出、在另一方的輸入端接受Low電平(GND)而動(dòng)作。另外，構(gòu)成脈沖行進(jìn)電路40的NOR電路的總數(shù)不限定于31個(gè)，只要是3個(gè)以 上的奇數(shù)個(gè)，則沒有特別限制。并且，脈沖行進(jìn)電路40的結(jié)構(gòu)與脈沖行進(jìn)電路30同樣， 也可以構(gòu)成為圖8至圖11所示的結(jié)構(gòu)。并且，雖然未圖示，但脈沖行進(jìn)電路40的結(jié)構(gòu) 也可以構(gòu)成為將電流源分別連接到反轉(zhuǎn)電路的電源VDD側(cè)、GND側(cè)的結(jié)構(gòu)。如上所述，在本實(shí)施方式中，對于構(gòu)成脈沖行進(jìn)電路的反轉(zhuǎn)電路，可以僅使用 相同邏輯元件(NOR電路)來構(gòu)成，并且可以實(shí)現(xiàn)各反轉(zhuǎn)電路間沒有傳播延遲時(shí)間之差的 脈沖行進(jìn)電路。由此，根據(jù)本實(shí)施方式，可以以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的 劣化。(第3實(shí)施方式)以下，參照

本發(fā)明的第3實(shí)施方式。本實(shí)施方式中的A/D轉(zhuǎn)換電路與 圖19中所示的A/D轉(zhuǎn)換電路相比，不同點(diǎn)僅為脈沖行進(jìn)電路的結(jié)構(gòu)，脈沖行進(jìn)電路以外 的各部的結(jié)構(gòu)與圖19中所示的各部的結(jié)構(gòu)相同。并且，本實(shí)施方式與第1實(shí)施方式及第2實(shí)施方式的區(qū)別在于，作為構(gòu)成脈沖行 進(jìn)電路的反轉(zhuǎn)元件使用了全差動(dòng)型延遲電路(DE)。圖13是示出本實(shí)施方式中的脈沖行進(jìn)電路50的電路圖。在圖示的例中，脈沖行進(jìn)電路50是將32個(gè)DE 311-342串聯(lián)連接而成的電路。在本實(shí)施方式中的脈沖行進(jìn)電路50中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)全差動(dòng)型延 遲電路(DE 311)、和多個(gè)全差動(dòng)型延遲電路(DE 312 342)連接為環(huán)狀。DE 311在 觸發(fā)端接受脈沖信號StartP、在正的輸入端接受前一級的全差動(dòng)型延遲電路DE 342的正 的輸出、在負(fù)的輸入端接受前一級的全差動(dòng)型延遲電路DE 342的負(fù)的輸出而動(dòng)作。DE 312 342在正的輸入端接受前一級的全差動(dòng)型延遲電路(DE 312情況下為DE 311)的負(fù) 的輸出、在負(fù)的輸入端接受前一級的全差動(dòng)型延遲電路的正的輸出而動(dòng)作。另外，在本實(shí)施方式的脈沖行進(jìn)電路50中，在DE 311的觸發(fā)端輸入Low的情 況下，固定DE 311 342的輸入輸出端電壓而起動(dòng)動(dòng)作，在DE 311的觸發(fā)端輸入High 的情況下，不固定DE 311 342的輸入輸出端電壓而起動(dòng)動(dòng)作。并且，構(gòu)成脈沖行進(jìn)電 路50的DE的總數(shù)不限定于32個(gè)，只要是4個(gè)以上的偶數(shù)個(gè)，則沒有特別限制。圖14至圖17是示出本實(shí)施方式中的脈沖行進(jìn)電路50的一部分(圖13中的符號 1301的部分)的部分放大圖。也可以將本實(shí)施方式中的脈沖行進(jìn)電路50整體的結(jié)構(gòu)構(gòu) 成為圖14至圖17所示的結(jié)構(gòu)。在圖14所示的例中，通過將模擬輸入信號Vin的電平作 為反轉(zhuǎn)電路的電源來使用，從而控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖15所示，也 可以將輸入到脈沖行進(jìn)電路50的模擬輸入信號Vin的電平連接到反轉(zhuǎn)電路的GND側(cè)。 并且，如圖16所示，也可以通過使用具有與模擬輸入信號Vin的電平相應(yīng)的電流值的電 流源41 43，來控制反轉(zhuǎn)電路的傳播延遲時(shí)間。并且，如圖17所示，也可以將電流源 41 43連接到反轉(zhuǎn)電路的GND側(cè)。并且，雖然未圖示，但也可以將電流源分別連接到 反轉(zhuǎn)電路的電源VDD側(cè)、GND側(cè)。另外，雖然說明了由4個(gè)以上的偶數(shù)個(gè)全差動(dòng)型延遲電路構(gòu)成的脈沖行進(jìn)電路 50的例子，但本實(shí)施方式中的脈沖行進(jìn)電路也可以是由3個(gè)以上的奇數(shù)個(gè)全差動(dòng)型延遲 電路構(gòu)成的脈沖行進(jìn)電路60。圖18是示出本實(shí)施方式的變形例中的脈沖行進(jìn)電路60的電路圖。在圖示的例 中，脈沖行進(jìn)電路60是將31個(gè)DE 311 341串聯(lián)連接而成的電路。在本變形例中的脈沖行進(jìn)電路60中，作為起動(dòng)用反轉(zhuǎn)電路的1個(gè)全差動(dòng)型延遲 電路(DE 311)、和多個(gè)全差動(dòng)型延遲電路(DE 312 341)連接為環(huán)狀。DE 311在觸發(fā) 端接受脈沖信號StartP、在正的輸入端接受前一級的全差動(dòng)型延遲電路DE 341的負(fù)的輸 出、在負(fù)的輸入端接受前一級的全差動(dòng)型延遲電路DE 341的正的輸出而動(dòng)作。DE312 341在正的輸入端接受前一級的全差動(dòng)型延遲電路的負(fù)的輸出、在負(fù)的輸入端接受前一級 的全差動(dòng)型延遲電路的正的輸出而動(dòng)作。另外，在本變形例的脈沖行進(jìn)電路中，在DE 311的觸發(fā)端輸入Low的情況下， 固定DE 311 341的輸入輸出端電壓而起動(dòng)動(dòng)作，在DE 311的觸發(fā)端輸入High的情況 下，不固定DE 311 341的輸入輸出端電壓而起動(dòng)動(dòng)作。另外，構(gòu)成脈沖行進(jìn)電路60的DE的總數(shù)不限定于31個(gè)，只要是3個(gè)以上的奇 數(shù)個(gè)，則沒有特別限制。并且，脈沖行進(jìn)電路60的結(jié)構(gòu)與脈沖行進(jìn)電路50同樣，也可 以構(gòu)成為圖14至圖17所示的結(jié)構(gòu)。并且，雖然未圖示，但脈沖行進(jìn)電路60的結(jié)構(gòu)也可 以構(gòu)成為將電流源分別連接到反轉(zhuǎn)電路的電源VDD側(cè)、GND側(cè)的結(jié)構(gòu)。如上所述，在本實(shí)施方式中，對于構(gòu)成脈沖行進(jìn)電路的反轉(zhuǎn)電路，可以僅使用相同邏輯元件(DE)來構(gòu)成，并且可以實(shí)現(xiàn)各反轉(zhuǎn)電路間沒有傳播延遲時(shí)間之差的脈沖行 進(jìn)電路。由此，根據(jù)本實(shí)施方式，可以以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的劣化。以上，雖然參照附圖詳細(xì)說明了本發(fā)明的實(shí)施方式，但具體結(jié)構(gòu)不限定于該實(shí) 施方式，還包含不脫離本發(fā)明的要旨的范圍的設(shè)計(jì)等。產(chǎn)業(yè)上的可利用性根據(jù)本發(fā)明的A/D轉(zhuǎn)換電路，可以以簡單的電路結(jié)構(gòu)抑制A/D轉(zhuǎn)換的精度的劣 化。
權(quán)利要求
1.一種A/D轉(zhuǎn)換電路，其包括脈沖行進(jìn)電路，其輸入電源或電流源及脈沖信號，使所述脈沖信號行進(jìn)； 行進(jìn)位置檢測部，其檢測所述脈沖行進(jìn)電路內(nèi)的所述脈沖信號的行進(jìn)位置，輸出與 所述行進(jìn)位置相應(yīng)的數(shù)據(jù)；以及數(shù)字?jǐn)?shù)據(jù)生成部，其根據(jù)所述行進(jìn)位置檢測部輸出的所述數(shù)據(jù)，生成與所述電源或 所述電流源的大小對應(yīng)的數(shù)字?jǐn)?shù)據(jù)，所述脈沖行進(jìn)電路由串聯(lián)連接的多個(gè)反轉(zhuǎn)電路構(gòu)成，所述多個(gè)反轉(zhuǎn)電路由輸入信號與輸出信號之間的延遲時(shí)間與所述電源或電流源的大 小相應(yīng)地變化的相同邏輯元件構(gòu)成，在所述脈沖行進(jìn)電路中，對于所述多個(gè)反轉(zhuǎn)電路中的一個(gè)，輸入使所述脈沖信號的 行進(jìn)開始的起動(dòng)信號，所述行進(jìn)位置檢測部根據(jù)分別來自所述多個(gè)反轉(zhuǎn)電路的所述輸出信號，檢測所述脈 沖行進(jìn)電路內(nèi)的所述脈沖信號的所述行進(jìn)位置。
2.根據(jù)權(quán)利要求1所述的A/D轉(zhuǎn)換電路，其中， 所述邏輯元件為NAND電路。
3.根據(jù)權(quán)利要求1所述的A/D轉(zhuǎn)換電路，其中， 所述邏輯元件為NOR電路。
4.根據(jù)權(quán)利要求1所述的A/D轉(zhuǎn)換電路，其中， 所述邏輯元件為全差動(dòng)型延遲電路。
全文摘要
本發(fā)明提供一種A/D轉(zhuǎn)換電路，其包括脈沖行進(jìn)電路(10)，其輸入有電源或電流源及脈沖信號，使脈沖信號行進(jìn)；行進(jìn)位置檢測部，其檢測脈沖行進(jìn)電路內(nèi)的脈沖信號的行進(jìn)位置，輸出與此相應(yīng)的數(shù)據(jù)；以及數(shù)字?jǐn)?shù)據(jù)生成部，其根據(jù)行進(jìn)位置檢測部輸出的所述數(shù)據(jù)，生成與電源或電流源的大小對應(yīng)的數(shù)字?jǐn)?shù)據(jù)。脈沖行進(jìn)電路由串聯(lián)連接的多個(gè)反轉(zhuǎn)電路(111～142)構(gòu)成，多個(gè)反轉(zhuǎn)電路由輸入信號與輸出信號之間的延遲時(shí)間與電源或電流源的大小相應(yīng)地變化的相同邏輯元件構(gòu)成。在脈沖行進(jìn)電路中，對于多個(gè)反轉(zhuǎn)電路中的一個(gè)，輸入使脈沖信號的行進(jìn)開始的起動(dòng)信號，行進(jìn)位置檢測部根據(jù)分別來自多個(gè)反轉(zhuǎn)電路的輸出信號，檢測脈沖行進(jìn)電路內(nèi)的脈沖信號的行進(jìn)位置。
文檔編號H03K3/03GK102017424SQ20098011583
公開日2011年4月13日 申請日期2009年5月7日 優(yōu)先權(quán)日2008年5月7日
發(fā)明者原田靖也, 萩原義雄 申請人:奧林巴斯株式會(huì)社, 株式會(huì)社電裝