專利名稱：一種時(shí)鐘產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種時(shí)鐘產(chǎn)生電路。
背景技術(shù)：
電荷泵，也稱為開(kāi)關(guān)電容式電壓變換器，是一種利用所謂的“快速”(flying)或“泵 送”電容(而非電感或變壓器)來(lái)儲(chǔ)能的直流-直流(DC-DC)變換器。它能使輸入電壓升 高或降低，也可以用于產(chǎn)生負(fù)電壓。通常來(lái)說(shuō)，電荷泵由電容和FET開(kāi)關(guān)陣列組成，其內(nèi)部 的FET開(kāi)關(guān)陣列以一定方式控制快速電容器的充電和放電，使輸入電壓以一定因數(shù)倍增或 降低，從而得到所需要的輸出電壓。
雖然有一些DC-DC變換器除可以組成升壓、降壓電路外也可以組成電壓反轉(zhuǎn)電 路，但電荷泵電壓反轉(zhuǎn)器僅需外接兩個(gè)電容，電路最簡(jiǎn)單，同時(shí)尺寸小，并且轉(zhuǎn)換效率高、耗 電少，因此獲得了極其廣泛的應(yīng)用。
電荷泵大多應(yīng)用在需要電池的系統(tǒng)，如蜂窩式電話、尋呼機(jī)、藍(lán)牙系統(tǒng)和便攜式電 子設(shè)備。對(duì)采用電池供電的便攜式電子產(chǎn)品來(lái)說(shuō)，采用電荷泵變換器來(lái)獲得負(fù)電源或倍壓 電源，不僅能減少電池的數(shù)量、減少產(chǎn)品的體積和重量，并且在減少能耗(延長(zhǎng)電池壽命) 方面也起到極大的作用?，F(xiàn)在的電荷泵可以輸出高達(dá)250mA的電流，平均效率達(dá)到75%。
不過(guò)，電荷泵的工作過(guò)程需要時(shí)鐘信號(hào)進(jìn)行控制，在時(shí)鐘信號(hào)的邏輯低電平階段， 電源電荷傳輸?shù)诫姾杀玫碾娙葜?，在時(shí)鐘信號(hào)的邏輯高電平階段，電容中的電荷傳輸?shù)较?一級(jí)電路中。因此時(shí)鐘信號(hào)對(duì)于電荷泵來(lái)說(shuō)是非常關(guān)鍵的，時(shí)鐘信號(hào)一般由時(shí)鐘產(chǎn)生電路 提供。
請(qǐng)參考圖1，圖1為現(xiàn)有的時(shí)鐘產(chǎn)生電路的結(jié)構(gòu)，如圖1所示，現(xiàn)有的時(shí)鐘產(chǎn)生電 路100為一振蕩電路，包括多級(jí)基本時(shí)鐘電路1 n，其中每級(jí)基本時(shí)鐘電路包括CMOS反相 器、電容C以及電流源Sl ；所述CMOS反相器由一 PMOS 晶體管Pl及一 NMOS晶體管附組 成，所述PMOS晶體管Pl的柵極與所述NMOS晶體管m的柵極相連，作為每級(jí)基本時(shí)鐘電路 的輸入端；所述PMOS晶體管Pl的源極接電源電壓Vdd，其漏極與所述NMOS晶體管m的漏 極相連，作為每級(jí)基本時(shí)鐘電路的輸出端，所述NMOS晶體管m的漏極與所述電容C相連， 所述NMOS晶體管m的源極與所述電流源Sl相連，并且每級(jí)基本時(shí)鐘電路的輸出端與下級(jí) 基本時(shí)鐘電路的輸入端相連。其中第一級(jí)基本時(shí)鐘電路1的輸入端與第η級(jí)基本時(shí)鐘電路 η的輸出端相連，同時(shí)，第η級(jí)基本時(shí)鐘電路η的輸出端輸出時(shí)鐘信號(hào)CLK1。
然而，由于反相器存在電流延時(shí)，請(qǐng)參考圖2，圖2為現(xiàn)有的時(shí)鐘產(chǎn)生電路100對(duì)應(yīng) 的電流延時(shí)，其中第一級(jí)基本時(shí)鐘電路1的電流延時(shí)為tl，第二級(jí)基本時(shí)鐘電路2的電流延 時(shí)為t2，第η級(jí)基本時(shí)鐘電路η的電流延時(shí)為tn，從而使得現(xiàn)有的時(shí)鐘產(chǎn)生電路100提供 的時(shí)鐘信號(hào)CLKl的頻率與電源電壓Vdd成反比，即電源電壓Vdd高的時(shí)候，時(shí)鐘信號(hào)CLKl 的頻率小，而電源電壓Vdd低的時(shí)候，時(shí)鐘信號(hào)CLKl的頻率大；同時(shí)，時(shí)鐘信號(hào)CLKl的占空 比為50% ；請(qǐng)參考圖3，圖3為現(xiàn)有的時(shí)鐘產(chǎn)生電路100提供的時(shí)鐘信號(hào)波形圖，其中波形 a為高電源電壓Vdd對(duì)應(yīng)的時(shí)鐘信號(hào)CLKl波形，波形b為低電源電壓Vdd對(duì)應(yīng)的時(shí)鐘信號(hào)CLKl波形，如圖3所示，波形a和波形b的占空比均為50%，并且電源電壓Vdd高的時(shí)候， 波形a的頻率小，因此邏輯高電平階段占用的時(shí)間長(zhǎng)，電源電壓Vdd低的時(shí)候，波形b的頻 率大，因此邏輯高電平階段占用的時(shí)間短。
由于電荷泵開(kāi)關(guān)陣列上的閾值損失在高電源電壓Vdd和低電源電壓Vdd的時(shí)候保 持不變，因此當(dāng)電源電壓Vdd高的時(shí)候，電荷泵的傳輸效率高，需要的傳輸時(shí)間少，當(dāng)電源 電壓Vdd低的時(shí)候，電荷泵的傳輸效率低，需更多的傳輸時(shí)間。而現(xiàn)有的時(shí)鐘產(chǎn)生電路100 在電源電壓Vdd高的時(shí)候，時(shí)鐘信號(hào)CLKl的頻率小，邏輯高電平階段占用的時(shí)間長(zhǎng)，超過(guò)了 電荷泵傳輸電荷所需的時(shí)間；但是在電源電壓Vdd低的時(shí)候，時(shí)鐘信號(hào)CLKl的頻率大，邏 輯高電平階段占用的時(shí)間短，少于電荷泵傳輸電荷所需的時(shí)間。因此，現(xiàn)有的時(shí)鐘產(chǎn)生電路 100提供的時(shí)鐘信號(hào)CLKl不利于電荷泵傳輸電荷。
因此，如何提供一種時(shí)鐘產(chǎn)生電路，以保證低電源電壓時(shí)電荷泵能有效傳輸電荷 已成為業(yè)界亟待解決的技術(shù)問(wèn)題。發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種時(shí)鐘產(chǎn)生電路，以解決現(xiàn)有的時(shí)鐘產(chǎn)生電路占空比為 50%，并且邏輯高電平占用的時(shí)間與電源電壓成正比，不利于電荷泵在低電源電壓的情況 下傳輸電荷。
為解決上述問(wèn)題，本發(fā)明提出一種時(shí)鐘產(chǎn)生電路，該時(shí)鐘產(chǎn)生電路包括振蕩電路 以及與所述振蕩電路相連的占空比調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空比 調(diào)整電路對(duì)所述時(shí)鐘信號(hào)的占空比進(jìn)行調(diào)整。
可選的，所述振蕩電路包括依次相連多級(jí)基本時(shí)鐘電路，所述多級(jí)基本時(shí)鐘電路 中的每級(jí)基本時(shí)鐘電路的輸出端與下一級(jí)基本時(shí)鐘電路的輸入端相連，且所述多級(jí)基本時(shí) 鐘電路中的第一級(jí)基本時(shí)鐘電路的輸入端與最后一級(jí)基本時(shí)鐘電路的輸出端相連，所述最 后一級(jí)基本時(shí)鐘電路的輸出端與所述占空比調(diào)整電路相連。
可選的，所述每級(jí)基本時(shí)鐘電路包括CMOS反相器、與所述CMOS反相器相連的電流 源以及與所述CMOS反相器相連的電容。
可選的，所述CMOS反相器包括PMOS晶體管以及NMOS晶體管，所述PMOS晶體管的 柵極與所述NMOS晶體管的柵極相連，作為所述每級(jí)基本時(shí)鐘電路的輸入端，所述PMOS晶 體管的漏極與所述NMOS晶體管的漏極相連，作為所述每級(jí)基本時(shí)鐘電路的輸出端，且所述 NMOS晶體管的漏極與所述電容的一端相連，所述電容的另一端接地，所述PMOS晶體管的源 極接電源電壓，所述NMOS晶體管的源極與所述電流源的一端相連，所述電流源的另一端接 地。
可選的，所述占空比調(diào)整電路為脈沖產(chǎn)生電路。
可選的，所述脈沖產(chǎn)生電路為與門(mén)。
可選的，所述脈沖產(chǎn)生電路為或門(mén)。
與現(xiàn)有技術(shù)相比，本發(fā)明提供的時(shí)鐘產(chǎn)生電路包括振蕩電路以及與所述振蕩電 路相連的占空比調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空比調(diào)整電路對(duì)所述時(shí) 鐘信號(hào)的占空比進(jìn)行調(diào)整，使得電源電壓高的時(shí)候，時(shí)鐘信號(hào)的占空比小，電源電壓低的時(shí) 候，時(shí)鐘信號(hào)的占空比大，從而有利于電荷泵進(jìn)行電荷傳輸。


圖1為現(xiàn)有的時(shí)鐘產(chǎn)生電路的結(jié)構(gòu)；
圖2為現(xiàn)有的時(shí)鐘產(chǎn)生電路對(duì)應(yīng)的電流延時(shí)；
圖3為現(xiàn)有的時(shí)鐘產(chǎn)生電路提供的時(shí)鐘信號(hào)波形圖4為本發(fā)明實(shí)施例提供的時(shí)鐘產(chǎn)生電路的結(jié)構(gòu)；
圖5為本發(fā)明實(shí)施例提供的時(shí)鐘產(chǎn)生電路的時(shí)鐘信號(hào)波形圖。
具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的時(shí)鐘產(chǎn)生電路作進(jìn)一步詳細(xì)說(shuō)明。根 據(jù)下面說(shuō)明和權(quán)利要求書(shū)，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn) 化的形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。
本發(fā)明的核心思想在于，提供一種時(shí)鐘產(chǎn)生電路，所述時(shí)鐘產(chǎn)生電路包括振蕩電 路以及與所述振蕩電路相連的占空比調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空 比調(diào)整電路對(duì)所述時(shí)鐘信號(hào)的占空比進(jìn)行調(diào)整，使得電源電壓高的時(shí)候，時(shí)鐘信號(hào)的占空 比小，電源電壓低的時(shí)候，時(shí)鐘信號(hào)的占空比大，從而有利于電荷泵進(jìn)行電荷傳輸。
請(qǐng)參考圖4，圖4為本發(fā)明實(shí)施例提供的時(shí)鐘產(chǎn)生電路的結(jié)構(gòu)，如圖4所示，該時(shí)鐘 產(chǎn)生電路200包括振蕩電路100以及與所述振蕩電路100相連的占空比調(diào)整電路201，所述 振蕩電路100輸出一時(shí)鐘信號(hào)CLK1，所述占空比調(diào)整電路對(duì)所述時(shí)鐘信號(hào)CLKl的占空比進(jìn) 行調(diào)整，輸出調(diào)整后的第二時(shí)鐘信號(hào)CLK2。
進(jìn)一步地，所述振蕩電路100包括依次相連多級(jí)基本時(shí)鐘電路1 n，所述多級(jí)基 本時(shí)鐘電路1 η中的每級(jí)基本時(shí)鐘電路的輸出端與下一級(jí)基本時(shí)鐘電路的輸入端相連， 且所述多級(jí)基本時(shí)鐘電路中的第一級(jí)基本時(shí)鐘電路1的輸入端與最后一級(jí)基本時(shí)鐘電路η 的輸出端相連，所述最后一級(jí)基本時(shí)鐘電路η的輸出端與所述占空比調(diào)整電路201相連。
進(jìn)一步地，所述每級(jí)基本時(shí)鐘電路包括CMOS反相器、與所述CMOS反相器相連的電 流源Sl以及與所述CMOS反相器相連的電容C。
可進(jìn)一步地，所述CMOS反相器包括PMOS晶體管Pl以及NMOS晶體管附，所述PMOS 晶體管Pl的柵極與所述NMOS晶體管m的柵極相連，作為所述每級(jí)基本時(shí)鐘電路的輸入 端，所述PMOS晶體管Pl的漏極與所述NMOS晶體管m的漏極相連，作為所述每級(jí)基本時(shí)鐘 電路的輸出端，且所述NMOS晶體管m的漏極與所述電容C的一端相連，所述電容C的另一 端接地，所述PMOS晶體管Pl的源極接電源電壓Vdd，所述NMOS晶體管m的源極與所述電 流源Sl的一端相連，所述電流源Sl的另一端接地。
進(jìn)一步地，所述占空比調(diào)整電路201為脈沖產(chǎn)生電路。
進(jìn)一步地，所述脈沖產(chǎn)生電路為與門(mén)。
請(qǐng)繼續(xù)參考圖5，圖5為本發(fā)明實(shí)施例提供的時(shí)鐘產(chǎn)生電路的時(shí)鐘信號(hào)波形圖，其 中波形c為高電源電壓Vdd對(duì)應(yīng)的第二時(shí)鐘信號(hào)CLK2的波形，波形d為低電源電壓Vdd對(duì) 應(yīng)的第二時(shí)鐘信號(hào)CLK2的波形，如圖5所示，經(jīng)過(guò)占空比調(diào)整電路201的調(diào)整后，高電源 電壓Vdd對(duì)應(yīng)的第二時(shí)鐘信號(hào)CLK2的占空比為20%，低電源電壓Vdd對(duì)應(yīng)的第二時(shí)鐘信 號(hào)CLK2的占空比為50%，并且調(diào)整后的第二時(shí)鐘信號(hào)CLK2的頻率比未作調(diào)整的時(shí)鐘信號(hào)CLKl的頻率小。因此當(dāng)電源電壓Vdd高的時(shí)候，供電荷泵傳輸電荷的時(shí)間短，從而不會(huì)造成 時(shí)間浪費(fèi)；當(dāng)電源電壓Vdd低的時(shí)候，供電荷泵傳輸電荷的時(shí)間長(zhǎng)，從而保證電荷能完全傳輸。
在本發(fā)明的一個(gè)具體實(shí)施例中，所述脈沖產(chǎn)生電路為與門(mén)，然而應(yīng)該認(rèn)識(shí)到，根據(jù) 實(shí)際情況，所述脈沖電路還可以為或門(mén)。
在本發(fā)明的一個(gè)具體實(shí)施例中，所述時(shí)鐘產(chǎn)生電路提供的時(shí)鐘信號(hào)被描述成用于 控制電荷泵工作的控制信號(hào)，然而應(yīng)該認(rèn)識(shí)到，根據(jù)實(shí)際情況，所述時(shí)鐘產(chǎn)生電路提供的時(shí) 鐘信號(hào)還可以作為其它需要高電平進(jìn)行傳輸并且頻率保持不變的電路的控制信號(hào)，如鎖存器等
綜上所述，本發(fā)明提供了一種時(shí)鐘產(chǎn)生電路，所述時(shí)鐘產(chǎn)生電路包括振蕩電路以 及與所述振蕩電路相連的占空比調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空比調(diào) 整電路對(duì)所述時(shí)鐘信號(hào)的占空比進(jìn)行調(diào)整，使得電源電壓高的時(shí)候，時(shí)鐘信號(hào)的占空比小， 電源電壓低的時(shí)候，時(shí)鐘信號(hào)的占空比大，從而有利于電荷泵進(jìn)行電荷傳輸。
顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種時(shí)鐘產(chǎn)生電路，其特征在于，包括振蕩電路以及與所述振蕩電路相連的占空比 調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空比調(diào)整電路對(duì)所述時(shí)鐘信號(hào)的占空比 進(jìn)行調(diào)整。
2.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述振蕩電路包括依次相連多級(jí) 基本時(shí)鐘電路，所述多級(jí)基本時(shí)鐘電路中的每級(jí)基本時(shí)鐘電路的輸出端與下一級(jí)基本時(shí)鐘 電路的輸入端相連，且所述多級(jí)基本時(shí)鐘電路中的第一級(jí)基本時(shí)鐘電路的輸入端與最后一 級(jí)基本時(shí)鐘電路的輸出端相連，所述最后一級(jí)基本時(shí)鐘電路的輸出端與所述占空比調(diào)整電 路相連。
3.如權(quán)利要求2所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述每級(jí)基本時(shí)鐘電路包括CMOS 反相器、與所述CMOS反相器相連的電流源以及與所述CMOS反相器相連的電容。
4.如權(quán)利要求3所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述CMOS反相器包括PMOS晶體管 以及NMOS晶體管，所述PMOS晶體管的柵極與所述NMOS晶體管的柵極相連，作為所述每級(jí) 基本時(shí)鐘電路的輸入端，所述PMOS晶體管的漏極與所述NMOS晶體管的漏極相連，作為所述 每級(jí)基本時(shí)鐘電路的輸出端，且所述NMOS晶體管的漏極與所述電容的一端相連，所述電容 的另一端接地，所述PMOS晶體管的源極接電源電壓，所述NMOS晶體管的源極與所述電流源 的一端相連，所述電流源的另一端接地。
5.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述占空比調(diào)整電路為脈沖產(chǎn)生 電路。
6.如權(quán)利要求5所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述脈沖產(chǎn)生電路為與門(mén)。
7.如權(quán)利要求5所述的時(shí)鐘產(chǎn)生電路，其特征在于，所述脈沖產(chǎn)生電路為或門(mén)。
全文摘要
本發(fā)明公開(kāi)了一種時(shí)鐘產(chǎn)生電路，該時(shí)鐘產(chǎn)生電路包括振蕩電路以及與所述振蕩電路相連的占空比調(diào)整電路，所述振蕩電路輸出一時(shí)鐘信號(hào)，所述占空比調(diào)整電路對(duì)所述時(shí)鐘信號(hào)的占空比進(jìn)行調(diào)整，使得電源電壓高的時(shí)候，時(shí)鐘信號(hào)的占空比小，電源電壓低的時(shí)候，時(shí)鐘信號(hào)的占空比大，從而有利于電荷泵進(jìn)行電荷傳輸。
文檔編號(hào)H03K3/017GK102035508SQ20101018737
公開(kāi)日2011年4月27日 申請(qǐng)日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者楊光軍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司