專利名稱：一種毛刺消除可編程計(jì)數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種毛刺消除可編程計(jì)數(shù)器，主要應(yīng)用于射頻鎖相環(huán)中的可編程分頻 器電路。
背景技術(shù)：
在射頻鎖相環(huán)電路中，可編程分頻器電路是其中的主要模塊，為整個環(huán)路提供可 變的分頻比，實(shí)現(xiàn)鎖相環(huán)在不同頻率點(diǎn)上的精確鎖定?？删幊逃?jì)數(shù)器是實(shí)現(xiàn)可編程分頻器 的主要方式。通過輸入不同的分頻比控制字，可編程分頻器輸出不同的分頻比。在實(shí)際的電路設(shè)計(jì)中，可編程分頻電路中的可編程計(jì)數(shù)器由數(shù)字邏輯實(shí)現(xiàn)，可分 成計(jì)數(shù)器主體電路和可編程邏輯電路兩部分。計(jì)數(shù)器主體電路實(shí)際上是一個分頻電路，通 常由多個D觸發(fā)器級聯(lián)構(gòu)成，將分頻輸出端輸入可編程邏輯電路，便可實(shí)現(xiàn)可變的計(jì)數(shù)位 數(shù)，從而實(shí)現(xiàn)不同的分頻比。然而，對于多個D觸發(fā)器級聯(lián)構(gòu)成的可編程計(jì)數(shù)器，由于每個D 觸發(fā)器具有自身的延時，使得后級的分頻輸出端較前級有一定的滯后。各分頻輸出端輸入 后續(xù)的可編程邏輯電路時，由于可編程邏輯電路是由邏輯門構(gòu)成，而邏輯門在多個輸入信 號中間存在不同時刻的翻轉(zhuǎn)式，會產(chǎn)生競爭-冒險現(xiàn)象，使得輸出端得到錯誤的邏輯，在可 編程邏輯電路內(nèi)部，以毛刺的形式出現(xiàn)。此種毛刺會使得可編程計(jì)數(shù)器產(chǎn)生誤計(jì)數(shù)，產(chǎn)生錯 誤的分頻比，可編程分頻電路發(fā)生誤分頻，鎖相環(huán)鎖定在錯誤的頻點(diǎn)上。為了消除上訴由于組合邏輯電路的競爭_冒險產(chǎn)生的輸出毛刺，一般的做法是引 入D觸發(fā)器對可編程邏輯電路的輸出進(jìn)行同步，然而此種方法同樣存在誤計(jì)數(shù)的危險，如 果毛刺出現(xiàn)在D觸發(fā)器的時鐘上升沿到來時，同樣會將毛刺傳輸至輸出端，使計(jì)數(shù)輸出錯 誤。因此，消除毛刺的最徹底方法是通過合理的設(shè)計(jì)可編程邏輯電路，避免組合邏輯電路內(nèi) 部的競爭_冒險現(xiàn)象，徹底的消除毛刺，才可將可編程計(jì)數(shù)器的誤計(jì)數(shù)危機(jī)消除。

發(fā)明內(nèi)容
發(fā)明目的針對上述現(xiàn)有技術(shù)的問題和不足，本發(fā)明的目的是提供一種毛刺消除 的可編程計(jì)數(shù)器，在可編程計(jì)數(shù)器的可編程邏輯電路內(nèi)部徹底消除毛刺。通過消除可編程 邏輯電路內(nèi)部邏輯門的競爭-冒險現(xiàn)象，徹底的將毛刺消除，避免可編程計(jì)數(shù)器誤計(jì)數(shù)的產(chǎn)生。技術(shù)方案為達(dá)到上述目的，本發(fā)明的技術(shù)方案為一種毛刺消除可編程計(jì)數(shù)器， 包括異步計(jì)數(shù)器主體電路、可編程邏輯電路、復(fù)位脈沖產(chǎn)生電路、計(jì)數(shù)器輸出產(chǎn)生電路四部 分；其中異步計(jì)數(shù)器主體電路上設(shè)有N位分頻輸出端(Q(>"QN-1)、可編程輸入端P以及D 觸發(fā)器；可編程邏輯電路分成可編程部分和非可編程部分，可編程部分采用與非邏輯，非可 編程部分采用或非邏輯；復(fù)位脈沖產(chǎn)生電路上設(shè)有兩個輸入端R0、SO以及三個輸出端；計(jì) 數(shù)器輸出產(chǎn)生電路上設(shè)有兩個輸入端Rl、Sl以及一個輸出端；異步計(jì)數(shù)器主體電路的N位分頻輸出端(Q(>"QN-1)分別連接可編程邏輯電路的 非可編程部分，異步計(jì)數(shù)器主體電路的可編程輸入端P分別連接可編程邏輯電路的可編程
3部分，可編程部分和非可編程部分的輸出端分別連接復(fù)位脈沖產(chǎn)生電路的兩個輸入端R0、 S0，復(fù)位脈沖產(chǎn)生電路的一個輸出端與異步計(jì)數(shù)器主體電路中所有D觸發(fā)器的復(fù)位端連 接，同時復(fù)位脈沖產(chǎn)生電路的另外兩個輸出端分別連接計(jì)數(shù)器輸出產(chǎn)生電路的兩個輸入端 RUSl0所述異步計(jì)數(shù)器主體電路由N位D觸發(fā)器級聯(lián)產(chǎn)生，每個D觸發(fā)器的輸入D端和 輸出Q端連接，構(gòu)成二分頻器，N個D觸發(fā)器的N位分頻輸出端(Q(>"QN-1)與N位的可編 程輸入端(Ρ0···ΡΝ-1)分別輸入可編程邏輯電路(2)，異步計(jì)數(shù)器主體電路中的參考時鐘由 第一個級聯(lián)D觸發(fā)器的D端輸入。所述可編程邏輯電路中N個D觸發(fā)器的N位分頻輸出端(Q(>"QN-1)與N位的可 編程輸入端(Ρ0···ΡΝ-1)分別輸入可編程邏輯電路的可編程部分，可編程部分由N個異或門 (XO-XN-I)和N-I個與門(Α0···ΑΝ-2)構(gòu)成，N個D觸發(fā)器的N位分頻輸出端(QO…QN-1) 與N位的可編程輸入端(Ρ0···ΡΝ-1)分別輸入N個異或門(Χ0···ΧΝ-1)，ΧΝ-1和ΧΝ-2的輸出 端連接ΑΝ-2，ΑΝ-2和ΧΝ-3的輸出端連接ΑΝ_3，ΑΝ-3和ΧΝ-4的輸出端連接ΑΝ-4…以此類 推，Al的和XO的輸出端連接AO，AO的輸出連接復(fù)位脈沖產(chǎn)生電路的SO輸入端，N個D觸 發(fā)器的N位分頻輸出端(Q0…QN-1)分別輸入可編程邏輯電路的非可編程部分，非可編程部 分由N-I個或門(Β0…ΒΝ-2)和一個反相器Ν4構(gòu)成，QN-I和QN-2連接ΒΝ-2，QN-3和ΒΝ-2 的輸出端連接BN-3，QN-4和ΒΝ-3的輸出端連接ΒΝ-4…以此類推，QO和Bl的輸出端連接 BO, BO的輸出端連接反相器Ν4，Ν4的輸出端連接復(fù)位脈沖輸出產(chǎn)生電路的RO輸入端。所述復(fù)位脈沖產(chǎn)生電路由兩個D觸發(fā)器(D6、D7)和四個反相器(Ν0，Ni，Ν2，Ν3) 構(gòu)成，兩個D觸發(fā)器的時鐘與異步計(jì)數(shù)器主體電路的“時鐘”信號端連接，可編程邏輯電路 的可編程部分連接D6的D輸入端，可編程邏輯電路的可編程部分連接D7的D輸入端，D6的 輸出通過兩個級聯(lián)反相器(Ν0，Ν1)產(chǎn)生輸入與計(jì)數(shù)器輸出產(chǎn)生電路的R端連接，D7的輸出 通過兩個級聯(lián)反相器(Ν2，Ν3)產(chǎn)生輸入與計(jì)數(shù)器輸出產(chǎn)生電路的S端連接，“復(fù)位”信號， 由反相器NO的輸出產(chǎn)生，連接異步計(jì)數(shù)器主體電路中所有D觸發(fā)器的復(fù)位端。所述計(jì)數(shù)器輸出產(chǎn)生電路由一個RS觸發(fā)器RSO構(gòu)成，RSO的R輸入端連接復(fù)位信 號產(chǎn)生電路中m的輸出端，S輸入端連接復(fù)位信號產(chǎn)生電路中N3的輸出端，RSO的Q輸出 端產(chǎn)生計(jì)數(shù)結(jié)束脈沖“溢出”信號。有益效果本發(fā)明通過合理的設(shè)計(jì)可編程邏輯電路，簡單的在可編程部分采用與 非邏輯，非可編程部分采用或非邏輯，便可徹底的將毛刺消除，消除了潛在的誤計(jì)數(shù)危機(jī)。 與傳統(tǒng)的毛刺消除結(jié)構(gòu)相比，具有設(shè)計(jì)簡單，電路結(jié)構(gòu)新穎，毛刺消除能力強(qiáng)，易于實(shí)現(xiàn)等 特點(diǎn)。


圖1為本發(fā)明的可編程計(jì)數(shù)器電路框圖；圖2為本發(fā)明的N位可編程計(jì)數(shù)器電路原理圖；圖3為本發(fā)明的六位可編程計(jì)數(shù)器電路原理圖；圖4為本發(fā)明的RS觸發(fā)器R輸入端、S輸入端，計(jì)數(shù)器計(jì)數(shù)“溢出”端以及計(jì)數(shù)器 “復(fù)位”端波形圖；圖5為本發(fā)明的邏輯門毛刺消除機(jī)制示意圖6為本發(fā)明的可編程邏輯電路非可編程部分，或非邏輯毛刺消除機(jī)制示意圖；圖7為本發(fā)明的可編程邏輯電路可編程部分，與非邏輯毛刺消除機(jī)制示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例，進(jìn)一步闡明本發(fā)明，應(yīng)理解這些實(shí)施例僅用于說明 本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領(lǐng)域技術(shù)人員對本發(fā)明的各 種等價形式的修改均落于本申請所附權(quán)利要求所限定的范圍。本發(fā)明所述的一種毛刺消除可編程計(jì)數(shù)器，采用異步計(jì)數(shù)器為核心計(jì)數(shù)電路，通 過將各分頻輸出端和可編程控制字輸入可編程邏輯電路，在計(jì)數(shù)結(jié)束可編程控制字輸入的 脈沖個數(shù)后，輸出計(jì)數(shù)結(jié)束脈沖，進(jìn)入下一次計(jì)數(shù)周期。本發(fā)明所述的一種毛刺消除可編程計(jì)數(shù)器電路框圖和電路圖分別如圖1、圖2所 示。此種可編程計(jì)數(shù)器可分成四部分異步計(jì)數(shù)器主體電路1、可編程邏輯電路2、復(fù)位脈沖 產(chǎn)生電路3、計(jì)數(shù)器輸出產(chǎn)生電路4。可編程邏輯電路2分成可編程部分和非可編程部分。 可編程部分采用與非邏輯，非可編程部分采用或非邏輯。可編程部分和非可編程部分分別 采用與非邏輯和或非邏輯，可以明顯的消除可編程邏輯電路2輸出端的毛刺。異步計(jì)數(shù)器 主體電路1的N位分頻輸出端(Q0…QN-1)分別連接可編程邏輯電路2的非可編程部分，可 編程輸入端P分別連接可編程邏輯電路2的可編程部分?？删幊滩糠趾头强删幊滩糠之a(chǎn)生 的輸出分別連接復(fù)位脈沖產(chǎn)生電路3的兩個輸入端R0、S0，產(chǎn)生復(fù)位脈沖“復(fù)位”信號。復(fù) 位脈沖“復(fù)位”信號與異步計(jì)數(shù)器主體電路1中所有D觸發(fā)器的復(fù)位端連接，使得在復(fù)位信 號到來之時，所有D觸發(fā)器復(fù)位。同時復(fù)位脈沖產(chǎn)生電路3的另外兩個輸出端分別連接計(jì) 數(shù)器輸出產(chǎn)生電路4的兩個輸入端Rl、Si，產(chǎn)生計(jì)數(shù)器輸出“溢出”信號。圖3為本發(fā)明的六位可編程計(jì)數(shù)器，以此六位可編程計(jì)數(shù)器為例，簡述本發(fā)明的 具體實(shí)施方案。異步計(jì)數(shù)器主體電路由六個D觸發(fā)器級聯(lián)構(gòu)成，每一個D觸發(fā)器的D端和Q端相 連，構(gòu)成二分頻器。前級的Q為后級的D觸發(fā)器提供輸入時鐘。該異步計(jì)數(shù)器主體電路最大 可實(shí)現(xiàn)64分頻。通過將各D觸發(fā)器的分頻輸出端(00···05)與六位的可編程控制字(P0··· P5)分別輸入到可編程邏輯電路進(jìn)行處理，便可實(shí)現(xiàn)與六位可編程控制字相對應(yīng)的計(jì)數(shù)器 輸出。分頻輸出端(Q0"*Q5)和可編程控制字(Ρ0···Ρ5)分別輸入六個異或門(Χ0…Χ5)，異 或門輸出順次連接五個與門(AO…Α4)，構(gòu)成可編程邏輯電路的可編程部分。X4和X5的輸 出連接A4，A4和X3的輸出連接A3，A3和X2的輸出連接A2，A2和Xl的輸出連接Al，Al和 XO的輸出連接A0，以此構(gòu)成受可編程控制字(Ρ0···Ρ5)控制的輸出。后一級的低頻異或門 輸出均有前一級的高頻異或門輸出同步，有益于消除潛在毛刺。六個分頻輸出端(Q0-Q5) 順次連接五個或門(Β0···Β4)和一個反相器Ν4，構(gòu)成可編程邏輯電路的非可編程部分。Q5 和Q4連接Β4，Β4輸出端和Q3連接B3，Q3輸出端和Q2連接B2，B2輸出端和Ql連接Bi，Bl 輸出端和QO連接B0，BO連接N4，以此構(gòu)成不受可編程控制字(Ρ0···Ρ5)控制的輸出。AO和 Ν4的輸出分別連接D觸發(fā)器和兩個級聯(lián)的反相器，構(gòu)成復(fù)位信號產(chǎn)生電路，“復(fù)位”信號由 AO連接的后級反相器NO輸出端產(chǎn)生，反饋至異步計(jì)數(shù)器主體電路，使得計(jì)數(shù)器在計(jì)數(shù)結(jié)束 后產(chǎn)生復(fù)位脈沖。反相器Al和A3連接后級的RS觸發(fā)器，產(chǎn)生計(jì)數(shù)器輸出“溢出”信號。圖4所示為該六位可編程計(jì)數(shù)器的輸出波形圖。在RS觸發(fā)器的R上升沿到來之時，“溢出”端翻轉(zhuǎn)為低電平，“復(fù)位”端翻轉(zhuǎn)為高電平，開始計(jì)數(shù)，當(dāng)S上升沿到來之時，“溢 出”端翻轉(zhuǎn)為高電平，“復(fù)位”端翻轉(zhuǎn)為低電平，使得異步計(jì)數(shù)器主體電路的所有D觸發(fā)器復(fù) 位，“復(fù)位”端產(chǎn)生一個周期的復(fù)位脈沖，計(jì)數(shù)結(jié)束。圖4中所示的波形圖，輸入?yún)⒖紩r鐘周 期為3ns可編程控制字(Ρ0···Ρ5)為000011，計(jì)數(shù)器計(jì)數(shù)四個周期后產(chǎn)生一個周期的復(fù)位脈 沖，相當(dāng)于計(jì)數(shù)了五個周期的“時鐘”信號。可以清晰的發(fā)現(xiàn)，波形圖及其干凈，無任何毛刺， 徹底消除了由毛刺產(chǎn)生的誤計(jì)數(shù)風(fēng)險。另外圖中的S端脈沖寬度為兩個“時鐘”周期，這是 由于在每個分頻輸出端(Q0-Q5)之間存在延時，因此在通過邏輯門輸出時，相對于“時鐘” 信號有一定的偏差，有可能在“時鐘”上升沿到來之時，輸入D觸發(fā)器(D6、D7)的信號與實(shí) 際值有所偏差，因此會延長脈沖寬度。然而對于后級的RS觸發(fā)器來說，只對上升沿信號敏 感，脈沖寬度并不影響輸出結(jié)果。 基于何種原因使得簡單的在可編程邏輯電路的可編程部分使用與非邏輯，非可編 程部分使用或非邏輯，便可消除毛刺。下面做簡要的毛刺消除機(jī)制分析。對于邏輯門來說， 當(dāng)不同的輸入端同時向相反的方向翻轉(zhuǎn)時，便會產(chǎn)生競爭-冒險現(xiàn)象。如圖5所示，對于與 非門來說，具有兩個輸入端A和B，當(dāng)A由高電平向低電平翻轉(zhuǎn)，B由低電平向高電平翻轉(zhuǎn)， 且B相對于A的翻轉(zhuǎn)有所滯后，那么輸出NAND端則不會產(chǎn)生毛刺。同理，對于或非門來說 具有兩個輸入端C和D，當(dāng)C由低電平向高電平翻轉(zhuǎn)，D由高電平向低電平翻轉(zhuǎn)，且D相對 于C的翻轉(zhuǎn)有所之后，那么輸出NOR不會產(chǎn)生毛刺?；诖朔N機(jī)制，如圖6所示為或非邏輯 構(gòu)成的可編程邏輯電路的非可編程部分，在豎線所標(biāo)的位置，QO和Ql分別向相反的方向翻 轉(zhuǎn)，存在競爭-冒險的危機(jī)。然而，QO由低電平翻轉(zhuǎn)為高電平，Ql由高電平翻轉(zhuǎn)為低電平， 且由于計(jì)數(shù)器本身的延遲特性，Ql相對于QO有所滯后，因此并不會產(chǎn)生競爭-冒險，毛刺 被徹底消除。如圖7所示為與非邏輯構(gòu)成的可編程邏輯電路的可編程部分，對于輸入異或 門產(chǎn)生翻轉(zhuǎn)的輸出端，相位移動了 180°。輸入控制字PO…P5分別為110000，當(dāng)QO…Q5分 別為0011111時，輸出R產(chǎn)生高電平計(jì)數(shù)結(jié)束脈沖。在豎線所標(biāo)的位置，QO和Ql分別向相 反的方向翻轉(zhuǎn)，存在競爭-冒險的危機(jī)。然而，QO由低電平翻轉(zhuǎn)為高電平，Ql由高電平翻轉(zhuǎn) 為低電平，相當(dāng)于XO由高電平翻轉(zhuǎn)為低電平，Xl由低電平翻轉(zhuǎn)為高電平，且由于計(jì)數(shù)器本 身的延遲特性，Ql相對于QO有所滯后，因此并不會產(chǎn)生競爭_冒險，毛刺被徹底消除。由 于以上基于延遲特性的毛刺消除機(jī)制，本發(fā)明所述的毛刺消除可編程計(jì)數(shù)器可將潛在的毛 刺危機(jī)徹底消除，避免了可編程計(jì)數(shù)器的誤計(jì)數(shù)。
權(quán)利要求
一種毛刺消除可編程計(jì)數(shù)器，其特征在于該計(jì)數(shù)器包括異步計(jì)數(shù)器主體電路(1)、可編程邏輯電路(2)、復(fù)位脈沖產(chǎn)生電路(3)、計(jì)數(shù)器輸出產(chǎn)生電路(4)四部分；其中異步計(jì)數(shù)器主體電路(1)上設(shè)有N位分頻輸出端(Q0…QN 1)、可編程輸入端P以及D觸發(fā)器；可編程邏輯電路(2)分成可編程部分和非可編程部分，可編程部分采用與非邏輯，非可編程部分采用或非邏輯；復(fù)位脈沖產(chǎn)生電路(3)上設(shè)有兩個輸入端R0、S0以及三個輸出端；計(jì)數(shù)器輸出產(chǎn)生電路(4)上設(shè)有兩個輸入端R1、S1以及一個輸出端；異步計(jì)數(shù)器主體電路(1)的N位分頻輸出端(Q0…QN 1)分別連接可編程邏輯電路(2)的非可編程部分，異步計(jì)數(shù)器主體電路(1)的可編程輸入端P分別連接可編程邏輯電路(2)的可編程部分，可編程部分和非可編程部分的輸出端分別連接復(fù)位脈沖產(chǎn)生電路(3)的兩個輸入端R0、S0，復(fù)位脈沖產(chǎn)生電路(3)的一個輸出端與異步計(jì)數(shù)器主體電路(1)中所有D觸發(fā)器的復(fù)位端連接，同時復(fù)位脈沖產(chǎn)生電路(3)的另外兩個輸出端分別連接計(jì)數(shù)器輸出產(chǎn)生電路(4)的兩個輸入端R1、S1。
2.根據(jù)權(quán)利要求1所述的一種毛刺消除可編程計(jì)數(shù)器，其特征在于所述異步計(jì)數(shù)器 主體電路(1)由N位D觸發(fā)器級聯(lián)產(chǎn)生，每個D觸發(fā)器的輸入D端和輸出Q端連接，構(gòu)成二 分頻器，N個D觸發(fā)器的N位分頻輸出端(Q0 "QN-1)與N位的可編程輸入端(P(h"PN_l) 分別輸入可編程邏輯電路(2)，異步計(jì)數(shù)器主體電路(1)中的參考時鐘由第一個級聯(lián)D觸發(fā) 器的D端輸入。
3.根據(jù)權(quán)利要求1所述的一種毛刺消除可編程計(jì)數(shù)器，其特征在于所述可編程邏輯 電路⑵中N個D觸發(fā)器的N位分頻輸出端(Q0…QN-1)與N位的可編程輸入端(P(h"PN_l) 分別輸入可編程邏輯電路(2)的可編程部分，可編程部分由N個異或門(X0…XN-1)和N-1 個與門(A0 "AN-2)構(gòu)成，N個D觸發(fā)器的N位分頻輸出端(Q0 "QN_1)與N位的可編程輸 入端(P0...PN-1)分別輸入N個異或門(X0…XN-1)，XN-1和XN-2的輸出端連接AN-2，AN-2 和XN-3的輸出端連接AN-3，AN-3和XN-4的輸出端連接AN-4…以此類推，A1的和X0的輸 出端連接AO，AO的輸出連接復(fù)位脈沖產(chǎn)生電路(3)的SO輸入端，N個D觸發(fā)器的N位分頻 輸出端(Q0…QN-1)分別輸入可編程邏輯電路(2)的非可編程部分，非可編程部分由N-1個 或門(B0"*BN-2)和一個反相器N4構(gòu)成，QN-1和QN-2連接BN_2，QN_3和BN-2的輸出端連 接BN-3，QN-4和BN-3的輸出端連接BN-4…以此類推，Q0和B1的輸出端連接B0，B0的輸 出端連接反相器N4，N4的輸出端連接復(fù)位脈沖輸出產(chǎn)生電路(3)的R0輸入端。
4.根據(jù)權(quán)利要求1所述的一種毛刺消除可編程計(jì)數(shù)器，其特征在于所述復(fù)位脈沖產(chǎn) 生電路(3)由兩個D觸發(fā)器(D6、D7)和四個反相器(N0，N1，N2，N3)構(gòu)成，兩個D觸發(fā)器的 時鐘與異步計(jì)數(shù)器主體電路(1)的“時鐘”信號端連接，可編程邏輯電路(2)的可編程部分 連接D6的D輸入端，可編程邏輯電路(2)的可編程部分連接D7的D輸入端，D6的輸出通過 兩個級聯(lián)反相器(N0，N1)產(chǎn)生輸入與計(jì)數(shù)器輸出產(chǎn)生電路(4)的R端連接，D7的輸出通過 兩個級聯(lián)反相器(N2，N3)產(chǎn)生輸入與計(jì)數(shù)器輸出產(chǎn)生電路(4)的S端連接，“復(fù)位”信號， 由反相器NO的輸出產(chǎn)生，連接異步計(jì)數(shù)器主體電路(1)中所有D觸發(fā)器的復(fù)位端。
5.根據(jù)權(quán)利要求1所述的一種毛刺消除可編程計(jì)數(shù)器，其特征在于所述計(jì)數(shù)器輸出 產(chǎn)生電路(4)由一個RS觸發(fā)器RS0構(gòu)成，RS0的R輸入端連接復(fù)位信號產(chǎn)生電路(3)中附 的輸出端，S輸入端連接復(fù)位信號產(chǎn)生電路(3)中N3的輸出端，RS0的Q輸出端產(chǎn)生計(jì)數(shù)結(jié) 束脈沖“溢出”信號。
全文摘要
本發(fā)明公開了一種毛刺消除可編程計(jì)數(shù)器，包括異步計(jì)數(shù)器主體電路、可編程邏輯電路、復(fù)位脈沖產(chǎn)生電路、計(jì)數(shù)器輸出產(chǎn)生電路四部分；其中異步計(jì)數(shù)器主體電路上設(shè)有N位分頻輸出端(Q0…QN-1)、可編程輸入端P以及D觸發(fā)器；可編程邏輯電路分成可編程部分和非可編程部分，可編程部分采用與非邏輯，非可編程部分采用或非邏輯；復(fù)位脈沖產(chǎn)生電路上設(shè)有兩個輸入端R0、S0以及三個輸出端；計(jì)數(shù)器輸出產(chǎn)生電路上設(shè)有兩個輸入端R1、S1以及一個輸出端。本發(fā)明具有設(shè)計(jì)簡單，電路結(jié)構(gòu)新穎，毛刺消除能力強(qiáng)，易于實(shí)現(xiàn)等特點(diǎn)。
文檔編號H03K21/10GK101944907SQ20101027747
公開日2011年1月12日 申請日期2010年9月9日 優(yōu)先權(quán)日2010年9月9日
發(fā)明者吉新春, 吳建輝, 張萌, 徐毅, 徐震, 時龍興, 楊世鐸, 竺磊, 陳招娣, 陳超 申請人:東南大學(xué)