專(zhuān)利名稱：一種基于阻塞控制的單穩(wěn)態(tài)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及單穩(wěn)態(tài)電路，特別涉及一種基于阻塞控制的單穩(wěn)態(tài)電路。
背景技術(shù)：
單穩(wěn)態(tài)電路只有一個(gè)穩(wěn)定狀態(tài)。在外界觸發(fā)脈沖的作用下，電路從穩(wěn)態(tài)翻轉(zhuǎn)到暫 態(tài)，在暫態(tài)維持一段時(shí)間之后，又返回穩(wěn)態(tài)，并在輸出端產(chǎn)生一個(gè)矩形脈沖。由于單穩(wěn)態(tài)電路的暫態(tài)時(shí)間是電路內(nèi)部參數(shù)確定的，因此單穩(wěn)態(tài)觸發(fā)器被廣泛用 于脈沖整形、延時(shí)以及定時(shí)等。單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)通常是靠RC電路的充、放電過(guò)程來(lái) 維持的，RC電路可接成兩種形式微分和積分電路形式。傳統(tǒng)的單穩(wěn)態(tài)電路主要有積分型和微分型兩種結(jié)構(gòu)。積分型單穩(wěn)態(tài)觸發(fā)器電路原 理圖，如圖1所示，傳統(tǒng)積分型單穩(wěn)態(tài)電路在Vi從低電平變到高電平時(shí)，經(jīng)過(guò)反相器Gl后， Vtll輸出由高電平變到低電平，輸出電壓Vtl由高變低，此時(shí)電容C通過(guò)R開(kāi)始放電，Va降低， 當(dāng)Va低于G2的閾值電壓后Vtl從低變到高，恢復(fù)到穩(wěn)態(tài)。而此過(guò)程中的低電平脈沖寬度是 由電路中RC常數(shù)決定的。通過(guò)調(diào)整RC常數(shù)可以得到不同脈沖寬度的信號(hào)。微分型單穩(wěn)態(tài) 觸發(fā)器電路原理圖，如圖2所示，微分型的電路工作原理同積分型的類(lèi)似，只不過(guò)在控制穩(wěn) 態(tài)時(shí)間的機(jī)制上不同。一般來(lái)說(shuō)單穩(wěn)態(tài)電路中暫態(tài)時(shí)間都與電路中RC參數(shù)大小決定。但是，不論積分型還是微分型的單穩(wěn)態(tài)電路結(jié)構(gòu)，如果要產(chǎn)生一個(gè)較長(zhǎng)的暫態(tài)時(shí) 間，電路中RC的值則也會(huì)變大。如果要將該單穩(wěn)態(tài)電路集成與芯片內(nèi)部的話，由于電阻電 容的影響，將會(huì)占用很多芯片的面積，非常不利于集成設(shè)計(jì)。尤其是微分型單穩(wěn)態(tài)電路，其 中使用了較多的電阻電容器件。另外，一旦應(yīng)用要求確定，RC參數(shù)的大小同時(shí)也確定，不可 更改，重復(fù)利用率差。最后，即使RC值較小，能夠集成到整個(gè)系統(tǒng)用于產(chǎn)生特點(diǎn)的脈沖波 形，而該電路的瞬態(tài)時(shí)間也將由于RC在不同工藝下的劇烈變化，產(chǎn)生50%左右的誤差，這 對(duì)于需要精確控制時(shí)間的應(yīng)用環(huán)境極為不利。

發(fā)明內(nèi)容
本發(fā)明的目的在于，解決現(xiàn)有單穩(wěn)態(tài)電路的缺點(diǎn)，設(shè)計(jì)一種便于系統(tǒng)集成，而且能 夠精確產(chǎn)生和易于控制暫態(tài)時(shí)間的單穩(wěn)態(tài)電路。為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明提出一種基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于， 該單穩(wěn)態(tài)電路包括第一 PMOS晶體管P1、第二 PMOS晶體管P2、傳輸門(mén)Tl、傳輸門(mén)T2、電容 W、反相器II、反相器12和反相器13 ；所述第一PMOS晶體管Pl的源極連接電源電壓，其漏極與所述第二PMOS晶體管P2 的源極相連，其柵極受控于輸入電壓；所述第二 PMOS晶體管P2的柵極受控于所述反相器12輸出端的信號(hào)，其漏極與所 述傳輸門(mén)Tl輸出端、所述反相器II的輸入端及所述電容m的一端相連；所述電容m的另一端接地；所述反相器Il的輸出端與所述傳輸門(mén)T2的輸入端相連；所述傳輸門(mén)T2的輸出端
6與所述反相器12的輸入端相連；所述反相器12的輸出端與所述反相器13的輸入端相連；所述反相器13的輸出端是所述單穩(wěn)態(tài)電路的輸出端V0UT，并且該輸出端被反饋 連接至所述傳輸門(mén)Tl的輸入端；所述傳輸門(mén)Tl和傳輸門(mén)T2分別受控于傳輸門(mén)控制端的輸入信號(hào)，使得在同一時(shí) 間只有一個(gè)傳輸門(mén)導(dǎo)通以實(shí)現(xiàn)阻塞控制。所述電容m是MOS電容，所述MOS電容的柵極與所述傳輸門(mén)Tl的輸出端、所述反 相器Il的輸入端及所述第二 PMOS晶體管P2的漏極相連，所述MOS電容的源極和漏極相連 并接地。所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)反相器14，所述反相器14的輸出 端與所述反相器12的輸入端相連，所述反相器14的輸入端與所述反相器12的輸出端相 連。作為本發(fā)明的一種選擇，所述傳輸門(mén)T2采用NMOS結(jié)構(gòu)，所述基于阻塞控制的單 穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器15，所述或非門(mén)的一個(gè)輸入端與所述反相器12 的輸入端連接，所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出為信號(hào) NCLK1，該信號(hào)與反相器15輸入端連接，所述反相器15的輸出信號(hào)為CLK1，所述信號(hào)CLKl 作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制所述傳輸門(mén)T2。作為本發(fā)明的另一種選擇，所述傳輸門(mén)T2采用CMOS結(jié)構(gòu)，所述基于阻塞控制的 單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器15，所述或非門(mén)的一個(gè)輸入端與所述反相器12 的輸入端連接，所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出信號(hào)為 NCLKl，該信號(hào)與反相器15輸入端連接，所述反相器15的輸出信號(hào)為CLKl，所述信號(hào)NCLKl 和信號(hào)CLKl作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制所述傳輸門(mén)T2。作為本發(fā)明的再一種選擇，所述傳輸門(mén)T2采用PMOS結(jié)構(gòu)，所述基于阻塞控制的單 穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)，所述或非門(mén)的一個(gè)輸入端與所述反相器12的輸入端連接， 所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出信號(hào)為NCLK1，所述信號(hào) NCLKl作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制傳輸門(mén)T2。所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)NMOS晶體管N2和一個(gè)反相器16， 所述反相器16的輸入端與該單穩(wěn)態(tài)電路的輸出端VOUT相連，所述反相器16的輸出端與所 述NMOS晶體管N2的柵極相連，所述NMOS晶體管N2的源極接地，所述NMOS晶體管N2的漏 極與所述傳輸門(mén)Tl的輸入端相連。其中，當(dāng)所述傳輸門(mén)Tl是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)Tl的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)CLK，傳輸門(mén)Tl的NMOS管的柵極為另一控制端，該控制端連接 時(shí)鐘信號(hào)CLK的反向信號(hào)NCLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLK1，傳輸門(mén)T2 的NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào) CLKl ；或所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接所述時(shí)鐘信號(hào) 的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接所述時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào)CLKl。當(dāng)所述傳輸門(mén)Tl是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)Tl的控制端連接所述時(shí)鐘信 號(hào) CLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2的PMOS管的柵極為一控制端，該 控制端連接時(shí)鐘信號(hào)CLK的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLK1，傳輸門(mén)T2中 的NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào) CLKl ；或所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接時(shí)鐘信號(hào)CLK 的反向信號(hào)NCLK或所述非門(mén)的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接所述時(shí)鐘信號(hào) CLK或所述反相器的輸出信號(hào)CLKl。當(dāng)所述傳輸門(mén)Tl是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)Tl的控制端連接時(shí)鐘信號(hào) CLK的反向信號(hào)NCLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2的PMOS管的柵極為一控制端，該 控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLK1，傳輸門(mén)T2的 NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào)CLKl ； 或所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接所述時(shí)鐘信號(hào) 的反向信號(hào)NCLK或所述反相器的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2的控制端連接所述時(shí)鐘信號(hào) CLK或所述反相器的輸出信號(hào)CLKl。為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明還提出一種基于阻塞控制的單穩(wěn)態(tài)電路，其特征在 于，該單穩(wěn)態(tài)電路包括第一 NMOS晶體管m、第二 NMOS晶體管N2、傳輸門(mén)Tl、傳輸門(mén)T2、電 容P1、反相器II、反相器12和反相器13 ；所述第二 NMOS晶體管N2的源極接地，其漏極與所述第一 NMOS晶體管附的源極 相連，其柵極受控于輸入電壓；所述第一 NMOS晶體管m的柵極受控于來(lái)自所述反相器12的輸出端的信號(hào)，反饋 控制所述第二 NMOS晶體管N2的放電過(guò)程，其漏極與所述傳輸門(mén)Tl輸出端、所述反相器Il 的輸入端及所述電容Pl的一端相連；所述電容Pl的另一端接電源電壓；所述反相器Il的輸出端與所述傳輸門(mén)T2的輸入端相連；所述傳輸門(mén)T2的輸出端與所述反相器12的輸入端相連；所述反相器12的輸出端與所述反相器13的輸入端相連；所述反相器13的輸出端是所述單穩(wěn)態(tài)電路的輸出端V0UT，并且該輸出信號(hào)被反 饋連接至所述傳輸門(mén)Tl的輸入端；所述傳輸門(mén)Tl和傳輸門(mén)T2分別受控于傳輸門(mén)控制端的輸入信號(hào)，使得在同一時(shí) 間只有一個(gè)傳輸門(mén)導(dǎo)通以實(shí)現(xiàn)阻塞控制。所述電容Pl是MOS電容，所述MOS電容的柵極與所述傳輸門(mén)Tl輸出端、所述反相 器Ii的輸入端及所述第一 NMOS晶體管m的漏極的相連，所述MOS電容的源極和漏極相連
8并接電源電壓。所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)反相器14，所述反相器14的輸出 端與所述反相器12的輸入端相連，所述反相器14的輸入端與所述反相器12的輸出端相 連。作為本發(fā)明的一種選擇，所述傳輸門(mén)T2采用NMOS結(jié)構(gòu)，所述基于阻塞控制的單 穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器15，所述或非門(mén)的一個(gè)輸入端與所述反相器12的 輸出端連接，所述或非門(mén)的另一個(gè)輸入端連接到時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出為信號(hào) NCLK1，該信號(hào)與反相器15輸入端連接，所述反相器15的輸出時(shí)鐘信號(hào)為CLK1，所述信號(hào) CLKl作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制所述傳輸門(mén)T2。作為本發(fā)明的又一種選擇，所述傳輸門(mén)T2采用CMOS結(jié)構(gòu)，所述基于阻塞控制的 單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器15，所述或非門(mén)的一個(gè)輸入端與所述反相器12 的輸出端連接，所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出信號(hào)為 NCLKl，該信號(hào)與反相器15輸入端連接，所述反相器15的輸出信號(hào)為CLKl，所述信號(hào)NCLKl 和信號(hào)CLKl作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制所述傳輸門(mén)T2。作為本發(fā)明的再一種選擇，所述傳輸門(mén)T2采用PMOS結(jié)構(gòu)，所述基于阻塞控制的單 穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)，所述或非門(mén)的一個(gè)輸入端與所述反相器12的輸出端連接， 所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào)CLK，所述或非門(mén)的輸出信號(hào)為NCLK1，所述信號(hào) NCLKl作為所述傳輸門(mén)T2控制端的輸入信號(hào)控制傳輸門(mén)T2。所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)PMOS晶體管P2和一個(gè)反相器16， 所述反相器16的輸入端與該單穩(wěn)態(tài)電路的輸出端VOUT連接，所述反相器16的輸出端與所 述PMOS晶體管P2的柵極相連，所述PMOS晶體管P2的源極連接電源電壓，所述PMOS晶體 管P2的漏極與所述傳輸門(mén)Tl的輸入端相連。其中，當(dāng)所述傳輸門(mén)Tl是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)Tl的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)CLK，傳輸門(mén)Tl的NMOS管的柵極為另一控制端，該控制端連接 時(shí)鐘信號(hào)的反向信號(hào)NCLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2中的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)NCLK所述或非門(mén)的輸出信號(hào)NCLK1，傳輸門(mén)T2的 NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào) CLKl ；或所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接所述時(shí)鐘信 號(hào)的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接所述時(shí)鐘信 號(hào)CLK或所述反相器的輸出信號(hào)CLKl。當(dāng)所述傳輸門(mén)Tl是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)Tl的控制端連接所述時(shí)鐘信 號(hào) CLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2中的PMOS管的柵極為一控制端， 該控制端連接時(shí)鐘信號(hào)CLK的反向信號(hào)NCLK或所述或非門(mén)的輸出信號(hào)NCLK1，傳輸門(mén)T2 中的NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào) CLKl ；或
所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接時(shí)鐘信號(hào) CLK的反向信號(hào)NCLK或所述非門(mén)的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接所述時(shí)鐘信 號(hào)CLK或所述反相器的輸出信號(hào)CLKl。當(dāng)所述傳輸門(mén)Tl是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)Tl中的控制端接時(shí)鐘信號(hào)的 反向信號(hào)NCLK ；所述傳輸門(mén)T2是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)T2中的PMOS管的柵極為一控制端， 該控制端連接時(shí)鐘信號(hào)的反向信號(hào)NCLK或所述反相器的輸出信號(hào)NCLK1，傳輸門(mén)T2中的 NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)CLK或所述反相器的輸出信號(hào)CLKl ； 或所述傳輸門(mén)T2是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接所述時(shí)鐘信 號(hào)的反向信號(hào)NCLK或所述反相器的輸出信號(hào)NCLKl ；或所述傳輸門(mén)T2是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)T2中的控制端連接所述時(shí)鐘信 號(hào)CLK或所述反相器的輸出信號(hào)CLKl。本發(fā)明的優(yōu)點(diǎn)在于，本發(fā)明中的單穩(wěn)態(tài)電路無(wú)電阻設(shè)計(jì)，便于集成，且瞬態(tài)時(shí)間可 調(diào)節(jié)。本發(fā)明中的電路最大的特點(diǎn)在于該暫態(tài)時(shí)間變化范圍較小，利于產(chǎn)生精確的脈沖控 制。


圖1為現(xiàn)有技術(shù)中積分型單穩(wěn)態(tài)觸發(fā)器電路原理圖；圖2為現(xiàn)有技術(shù)中微分型單穩(wěn)態(tài)觸發(fā)器電路原理圖；圖3為本發(fā)明的時(shí)鐘信號(hào)CLK與時(shí)鐘信號(hào)的反向信號(hào)NCLK之間的電路圖；圖4為本發(fā)明的充電情況下基于阻塞控制的單穩(wěn)態(tài)電路原理圖；圖5為本發(fā)明的改進(jìn)的充電情況下單穩(wěn)態(tài)電路原理圖；圖6為本發(fā)明的防止再次觸發(fā)的充電情況下單穩(wěn)態(tài)電路原理圖；圖7為本發(fā)明的防止再次觸發(fā)的充電情況下單穩(wěn)態(tài)電路的輸出波形；圖8為本發(fā)明的放電情況下基于阻塞控制的單穩(wěn)態(tài)電路原理圖；圖9為本發(fā)明的改進(jìn)的放電情況下單穩(wěn)態(tài)電路原理圖；圖10為本發(fā)明的防止再次觸發(fā)的放電情況下單穩(wěn)態(tài)電路原理圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)行進(jìn)一步說(shuō)明。CMOS英文全稱Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半 導(dǎo)體；PMOS 英文全稱Positive Channel Metal Oxide Semiconductor，P 型金屬氧化物半
；NMOS Hi；^^ =Negative Channel Mental Oxide Semiconductor， N MtMfHL 半導(dǎo)體。該實(shí)施例中用CLK信號(hào)表示單穩(wěn)態(tài)電路的外部觸發(fā)信號(hào)。時(shí)鐘信號(hào)CLK與時(shí)鐘信 號(hào)的反向信號(hào)NCLK之間的電路圖，如圖3所示。時(shí)鐘信號(hào)CLK經(jīng)過(guò)反相器Il后輸出信號(hào) NCLK，此信號(hào)稱為時(shí)鐘信號(hào)CLK的反向信號(hào)。
10
充電情況下基于阻塞控制的單穩(wěn)態(tài)電路原理圖，如圖4所示。電路的工作原理描 述當(dāng)CLK保持高電平，傳輸門(mén)Tl關(guān)斷，傳輸門(mén)T2導(dǎo)通，A點(diǎn)處于高電平，B點(diǎn)為低電 平，C點(diǎn)為低電平，D點(diǎn)電位保持高電平，VOUT為低，此時(shí)電路處于穩(wěn)態(tài)。當(dāng)CLK變?yōu)榈碗娖?時(shí)，傳輸門(mén)Tl打開(kāi)，A點(diǎn)經(jīng)傳輸門(mén)Tl放電，由于此時(shí)傳輸門(mén)T2關(guān)斷，節(jié)點(diǎn)A的變化引起B(yǎng)點(diǎn) 電平變化的信息被阻塞，此時(shí)VF仍然保持高電平，繼續(xù)將第一 PMOS晶體管Pl對(duì)A點(diǎn)的充電 路徑關(guān)斷，從而A點(diǎn)電平被初始化為低電平，B點(diǎn)電平跳高。但由于傳輸門(mén)T2的阻塞作用， 使得C點(diǎn)D點(diǎn)的狀態(tài)不會(huì)受到前級(jí)電路影響，電路保持穩(wěn)態(tài)。當(dāng)CLK再次變?yōu)楦唠娖胶?，?輸門(mén)T2打開(kāi)，C點(diǎn)在前級(jí)反相器的驅(qū)動(dòng)下跳高，D點(diǎn)變低，而此時(shí)輸出VOUT也變高，電路進(jìn) 入暫態(tài)，A點(diǎn)開(kāi)始充電。但由于傳輸門(mén)T2關(guān)斷，從而阻塞了 VOUT向A點(diǎn)充電的可能，此時(shí) 電路的暫態(tài)將不受電路輸出狀態(tài)的影響。在暫態(tài)過(guò)程中，A點(diǎn)開(kāi)始被VB、VF控制PMOS晶體 管進(jìn)行充電。當(dāng)A點(diǎn)電壓高于反相器Il閾值后，B點(diǎn)電壓跳低，C點(diǎn)跳低，D變高，VF變高 從而關(guān)斷晶體管Pl到A點(diǎn)的充電路徑，電路進(jìn)入穩(wěn)態(tài)，VOUT變低。整體電路的輸出脈沖的 脈寬由暫態(tài)過(guò)程中的充電時(shí)間決定。其中，反相器Il閾值是電源電壓的一半。改進(jìn)的充電情況下單穩(wěn)態(tài)電路原理圖，如圖5所示。該電路在圖4的基礎(chǔ)上通過(guò) 增加或非門(mén)改變了控制傳輸門(mén)T2的時(shí)鐘信號(hào)，從而避免了因CLK高電平時(shí)間短于暫態(tài)時(shí)間 而產(chǎn)生的錯(cuò)誤現(xiàn)象。當(dāng)T2采用CMOS結(jié)構(gòu)或PMOS結(jié)構(gòu)時(shí)，還需要增加一個(gè)反相器15。圖 5中T2結(jié)構(gòu)采用的是CMOS結(jié)構(gòu)。實(shí)際工作原理由于采用的是或非門(mén)和一個(gè)反相器，一旦 CLK信號(hào)從低電平跳到高電平，T2便開(kāi)始導(dǎo)通，從而電路進(jìn)入了暫態(tài)，A點(diǎn)開(kāi)始充電，在A點(diǎn) 充電結(jié)束前，C點(diǎn)保持為高，從而使得VS與CLK信號(hào)產(chǎn)生的NCLKl信號(hào)和CLKl信號(hào)在CLK 提早變低的時(shí)候不會(huì)變化，只有當(dāng)A點(diǎn)充電超過(guò)反相器閾值后，C點(diǎn)變低了才會(huì)將T2關(guān)斷， 從而保證了暫態(tài)變化的信息能夠傳遞到輸出端而不被T2的關(guān)斷而阻塞。在充電情況下，防止再次觸發(fā)的單穩(wěn)態(tài)電路原理圖如圖6所示。該電路在圖5的 基礎(chǔ)上增加一個(gè)反相器16和一個(gè)NMOS晶體管N2。所謂的可重復(fù)觸發(fā)是指當(dāng)電路已經(jīng)被 CLK觸發(fā)進(jìn)入瞬態(tài)后，一旦CLK電平跳低后再跳高電平，引起電路重新進(jìn)入暫態(tài)的情況。實(shí) 際工作原理電路通過(guò)晶體管N2檢測(cè)輸出信號(hào)從而檢測(cè)電路狀態(tài)，在電路被CLK信號(hào)觸發(fā) 進(jìn)入瞬態(tài)時(shí)，如果還未回到穩(wěn)態(tài)時(shí)，N2的柵極控制信號(hào)將保持為低電平，從而使得A點(diǎn)將不 會(huì)在CLK為低電平時(shí)被復(fù)位到低電平，從而防止再次觸發(fā)的發(fā)生。即保證了進(jìn)行了一次瞬 態(tài)到穩(wěn)態(tài)的轉(zhuǎn)換后才能進(jìn)行二次的觸發(fā)。該電路能夠避免觸發(fā)信號(hào)產(chǎn)生毛刺引起電路狀態(tài) 錯(cuò)誤的情況，使得電路對(duì)瞬態(tài)的尖峰和毛刺有一定的免疫能力。在本實(shí)施例中，用防止再次觸發(fā)的充電情況下的單穩(wěn)態(tài)電路做實(shí)驗(yàn)。輸出的單穩(wěn) 態(tài)電路的波形圖，如圖7所示。從圖7中可以看出，該單穩(wěn)態(tài)電路保證了進(jìn)行了一次瞬態(tài)到 穩(wěn)態(tài)的轉(zhuǎn)換后才能進(jìn)行第二次的觸發(fā)，從而避免了觸發(fā)信號(hào)產(chǎn)生毛刺引起電路狀態(tài)錯(cuò)誤的 情況，使得電路對(duì)瞬態(tài)的尖峰和毛刺有一定的免疫能力。在不同的PVT (PVT中，P指的是process工藝，V指的是voltage電壓，T指的是 temperature溫度)下，對(duì)本發(fā)明的單穩(wěn)態(tài)電路進(jìn)行仿真實(shí)驗(yàn)結(jié)果如表1所示。表1給出了 該電路產(chǎn)生Ius的瞬態(tài)延時(shí)在不同PVT下的變化情況。從表1可以看出，本發(fā)明提出的單 穩(wěn)態(tài)電路最大的特點(diǎn)在于該暫態(tài)時(shí)間變化范圍較小，利于產(chǎn)生精確的脈沖控制。仿真結(jié)果 表明該電路產(chǎn)生的誤差只有10%，而普通的積分式單穩(wěn)態(tài)電路在集成于片上時(shí)，由于電阻電容的變化產(chǎn)生的誤差為50%，這對(duì)于時(shí)間控制較嚴(yán)的情況完全不能使用。表1不同PVT下的瞬態(tài)延時(shí)
權(quán)利要求
一種基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，該單穩(wěn)態(tài)電路包括第一PMOS晶體管(P1)、第二PMOS晶體管(P2)、兩個(gè)傳輸門(mén)(T1、T2)、電容(N1)和三個(gè)反相器(I1、I2、I3)；所述第一PMOS晶體管(P1)的源極連接電源電壓，其漏極與所述第二PMOS晶體管(P2)的源極相連，其柵極受控于輸入電壓；所述第PMOS晶體管(P2)的柵極受控于所述反相器(I2)輸出端的信號(hào)，其漏極與所述傳輸門(mén)(T1)輸出端、所述反相器(I1)的輸入端及所述電容(N1)的一端相連；所述電容(N1)的另一端接地；所述反相器(I1)的輸出端與所述傳輸門(mén)(T2)的輸入端相連；所述傳輸門(mén)(T2)的輸出端與所述反相器(I2)的輸入端相連；所述反相器(I2)的輸出端與所述反相器(I3)的輸入端相連；所述反相器(I3)的輸出端是所述單穩(wěn)態(tài)電路的輸出端(VOUT)，并且該輸出端被反饋連接至所述傳輸門(mén)(T1)的輸入端；所述傳輸門(mén)(T1、T2)分別受控于傳輸門(mén)(T1、T2)控制端的輸入信號(hào)，使得在同一時(shí)間只有一個(gè)傳輸門(mén)導(dǎo)通以實(shí)現(xiàn)阻塞控制。
2.根據(jù)權(quán)利要求1所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述電容(Ni)是 MOS電容，所述MOS電容的柵極與所述傳輸門(mén)(Tl)的輸出端、所述反相器(Il)的輸入端及 所述第二 PMOS晶體管(Ρ2)的漏極相連，所述MOS電容的源極和漏極相連并接地。
3.根據(jù)權(quán)利要求1所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述基于阻塞控 制的單穩(wěn)態(tài)電路中還包括一個(gè)反相器(14)，所述反相器(14)的輸出端與所述反相器(12) 的輸入端相連，所述反相器(14)的輸入端與所述反相器(12)的輸出端相連。
4.根據(jù)權(quán)利要求1所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén)(Τ2) 采用NMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器(15)，所述 或非門(mén)的一個(gè)輸入端與所述反相器(12)的輸入端連接，所述或非門(mén)的另一個(gè)輸入端連接 時(shí)鐘信號(hào)(CLK)，所述或非門(mén)的輸出為信號(hào)(NCLKl)，該信號(hào)與反相器(15)輸入端連接，所 述反相器(15)的輸出信號(hào)為(CLKl)，所述信號(hào)(CLKl)作為所述傳輸門(mén)(Τ2)控制端的輸入 信號(hào)控制所述傳輸門(mén)(Τ2)。
5.根據(jù)權(quán)利要求1所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén)(Τ2) 采用CMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器(15)，所 述或非門(mén)的一個(gè)輸入端與所述反相器(12)的輸入端連接，所述或非門(mén)的另一個(gè)輸入端連 接時(shí)鐘信號(hào)(CLK)，所述或非門(mén)的輸出信號(hào)為(NCLKl)，該信號(hào)與反相器(15)輸入端連接， 所述反相器(15)的輸出信號(hào)為(CLKl)，所述信號(hào)(NCLKl)和信號(hào)(CLKl)作為所述傳輸門(mén) (T2)控制端的輸入信號(hào)控制所述傳輸門(mén)(T2)。
6.根據(jù)權(quán)利要求1所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén)(T2) 采用PMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)，所述或非門(mén)的一 個(gè)輸入端與所述反相器(12)的輸入端連接，所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào) (CLK)，所述或非門(mén)的輸出信號(hào)為(NCLKl)，所述信號(hào)(NCLKl)作為所述傳輸門(mén)(T2)控制端 的輸入信號(hào)控制傳輸門(mén)(T2)。
7.根據(jù)權(quán)利要求1、4、5或6中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)NMOS晶體管(N2)和一個(gè)反相器(16)，所述 反相器(16)的輸入端與該單穩(wěn)態(tài)電路的輸出端(VOUT)相連，所述反相器(16)的輸出端與 所述NMOS晶體管(N2)的柵極相連，所述NMOS晶體管(N2)的源極接地，所述NMOS晶體管 (N2)的漏極與所述傳輸門(mén)(Tl)的輸入端相連。
8.根據(jù)權(quán)利要求1、4、5或6中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于， 所述傳輸門(mén)(Tl)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(Tl)的PMOS管的柵極為一控制端，該控制 端連接所述時(shí)鐘信號(hào)(CLK)，傳輸門(mén)(Tl)的NMOS管的柵極為另一控制端，該控制端連接時(shí) 鐘信號(hào)(CLK)的反向信號(hào)(NCLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)，傳輸門(mén) (T2)的NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)(CLK)或所述反相器的輸 出信號(hào)(CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接所述時(shí)鐘信號(hào) 的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接所述時(shí)鐘信號(hào) (CLK)或所述反相器的輸出信號(hào)(CLKl)。
9.根據(jù)權(quán)利要求1、4、5或6中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在 于，所述傳輸門(mén)(Tl)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(Tl)的控制端連接所述時(shí)鐘信號(hào) (CLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)的PMOS管的柵極為一控制端，該 控制端連接時(shí)鐘信號(hào)(CLK)的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)，傳輸門(mén) (T2)中的NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)(CLK)或所述反相器的 輸出信號(hào)(CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接時(shí)鐘信號(hào) (CLK)的反向信號(hào)(NCLK)或所述非門(mén)的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接所述時(shí)鐘信號(hào) (CLK)或所述反相器的輸出信號(hào)(CLKl)。
10.根據(jù)權(quán)利要求1、4、5或6中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在 于，所述傳輸門(mén)(Tl)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(Tl)的控制端連接時(shí)鐘信號(hào)(CLK) 的反向信號(hào)(NCLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)，傳輸門(mén) (T2)的NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)(CLK)或所述反相器的輸出信 號(hào)(CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接所述時(shí)鐘信號(hào) 的反向信號(hào)(NCLK)或所述反相器的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)的控制端連接所述時(shí)鐘信號(hào) (CLK)或所述反相器的輸出信號(hào)(CLKl)。
11.一種基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，該單穩(wěn)態(tài)電路包括第一 NMOS晶體管(m)、第二 NMOS晶體管(N2)、兩個(gè)傳輸門(mén)(Tl、T2)、一個(gè)電容(Pl)和三個(gè)反相器(II、 12、13)；所述第二 NMOS晶體管(N2)的源極接地，其漏極與所述第一 NMOS晶體管(Ni)的源極 相連，其柵極受控于輸入電壓；所述第一 NMOS晶體管(Ni)的柵極受控于來(lái)自所述反相器(12)的輸出端的信號(hào)，反饋 控制所述第二 NMOS晶體管(N2)的放電過(guò)程，其漏極與所述傳輸門(mén)(Tl)輸出端、所述反相 器(Il)的輸入端及所述電容(Pl)的一端相連； 所述電容(Pl)的另一端接電源電壓； 所述反相器(Il)的輸出端與所述傳輸門(mén)(T2)的輸入端相連； 所述傳輸門(mén)(T2)的輸出端與所述反相器(12)的輸入端相連； 所述反相器(12)的輸出端與所述反相器(13)的輸入端相連； 所述反相器(13)的輸出端是所述單穩(wěn)態(tài)電路的輸出端(VOUT)，并且該輸出信號(hào)被反 饋連接至所述傳輸門(mén)(Tl)的輸入端；所述傳輸門(mén)(T1、T2)分別受控于傳輸門(mén)(Τ1、Τ2)控制端的輸入信號(hào)，使得在同一時(shí)間 只有一個(gè)傳輸門(mén)導(dǎo)通以實(shí)現(xiàn)阻塞控制。
12.根據(jù)權(quán)利要求11所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述電容(Pl) 是MOS電容，所述MOS電容的柵極與所述傳輸門(mén)(Tl)輸出端、所述反相器(Il)的輸入端及 所述第一 NMOS晶體管(Ni)的漏極的相連，所述MOS電容的源極和漏極相連并接電源電壓。
13.根據(jù)權(quán)利要求11所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述基于阻 塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)反相器(14)，所述反相器(14)的輸出端與所述反相器 (12)的輸入端相連，所述反相器(14)的輸入端與所述反相器(12)的輸出端相連。
14.根據(jù)權(quán)利要求11所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén) (Τ2)采用NMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器(15)， 所述或非門(mén)的一個(gè)輸入端與所述反相器(12)的輸出端連接，所述或非門(mén)的另一個(gè)輸入端 連接到時(shí)鐘信號(hào)(CLK)，所述或非門(mén)的輸出為信號(hào)(NCLKl)，該信號(hào)與反相器(15)輸入端連 接，所述反相器(15)的輸出時(shí)鐘信號(hào)為(CLKl)，所述信號(hào)(CLKl)作為所述傳輸門(mén)(Τ2)控 制端的輸入信號(hào)控制所述傳輸門(mén)(Τ2)。
15.根據(jù)權(quán)利要求11所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén) (Τ2)采用CMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)和反相器(15)， 所述或非門(mén)的一個(gè)輸入端與所述反相器(12)的輸出端連接，所述或非門(mén)的另一個(gè)輸入端 連接時(shí)鐘信號(hào)(CLK)，所述或非門(mén)的輸出信號(hào)為(NCLKl)，該信號(hào)與反相器(15)輸入端連 接，所述反相器(15)的輸出信號(hào)為(CLKl)，所述信號(hào)(NCLKl)和信號(hào)(CLKl)作為所述傳輸 門(mén)(T2)控制端的輸入信號(hào)控制所述傳輸門(mén)(T2)。
16.根據(jù)權(quán)利要求11所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述傳輸門(mén) (T2)采用PMOS結(jié)構(gòu)，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)或非門(mén)，所述或非門(mén)的 一個(gè)輸入端與所述反相器(12)的輸出端連接，所述或非門(mén)的另一個(gè)輸入端連接時(shí)鐘信號(hào) (CLK)，所述或非門(mén)的輸出信號(hào)為(NCLKl)，所述信號(hào)(NCLKl)作為所述傳輸門(mén)(T2)控制端 的輸入信號(hào)控制傳輸門(mén)(T2)。
17.根據(jù)權(quán)利要求11、14、15或16中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征在于，所述基于阻塞控制的單穩(wěn)態(tài)電路中還包括一個(gè)PMOS晶體管(P2)和一個(gè)反相器(16)， 所述反相器(16)的輸入端與該單穩(wěn)態(tài)電路的輸出端(VOUT)連接，所述反相器(16)的輸出 端與所述PMOS晶體管(P2)的柵極相連，所述PMOS晶體管(P2)的源極連接電源電壓，所述 PMOS晶體管(P2)的漏極與所述傳輸門(mén)(Tl)的輸入端相連。
18.根據(jù)權(quán)利要求11、14、15或16中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征 在于，所述傳輸門(mén)(Tl)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(Tl)的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)(CLK)，傳輸門(mén)(Tl)的NMOS管的柵極為另一控制端，該控制端 連接時(shí)鐘信號(hào)的反向信號(hào)(NCLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)中的PMOS管的柵極為一控制端， 該控制端連接所述時(shí)鐘信號(hào)的反向信號(hào)(NCLK)所述或非門(mén)的輸出信號(hào)(NCLK1)，傳輸門(mén) (T2)的NMOS管的柵極為另一控制端，該控制端連接所述時(shí)鐘信號(hào)(CLK)或所述反相器的輸 出信號(hào)(CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接所述時(shí)鐘信 號(hào)的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接所述時(shí)鐘信 號(hào)(CLK)或所述反相器的輸出信號(hào)(CLKl)。
19.根據(jù)權(quán)利要求11、14、15或16中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征 在于，所述傳輸門(mén)(Tl)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(Tl)的控制端連接所述時(shí)鐘信 號(hào)(CLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)中的PMOS管的柵極為一控制端， 該控制端連接時(shí)鐘信號(hào)(CLK)的反向信號(hào)(NCLK)或所述或非門(mén)的輸出信號(hào)(NCLKl)，傳輸 門(mén)(T2)中的NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)(CLK)或所述反相器的 輸出信號(hào)(CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接時(shí)鐘信號(hào) (CLK)的反向信號(hào)(NCLK)或所述非門(mén)的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接所述時(shí)鐘信 號(hào)(CLK)或所述反相器的輸出信號(hào)(CLKl)。
20.根據(jù)權(quán)利要求11、14、15或16中任一項(xiàng)所述的基于阻塞控制的單穩(wěn)態(tài)電路，其特征 在于，所述傳輸門(mén)(Tl)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(Tl)中的控制端接時(shí)鐘信號(hào)的 反向信號(hào)(NCLK)；所述傳輸門(mén)(T2)是CMOS結(jié)構(gòu)的傳輸門(mén)，傳輸門(mén)(T2)中的PMOS管的柵極為一控制端， 該控制端連接時(shí)鐘信號(hào)的反向信號(hào)(NCLK)或所述反相器的輸出信號(hào)(NCLKl)，傳輸門(mén)(T2) 中的NMOS管的柵極為另一控制端，該控制端連接時(shí)鐘信號(hào)(CLK)或所述反相器的輸出信號(hào) (CLKl)；或所述傳輸門(mén)(T2)是PMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接所述時(shí)鐘信 號(hào)的反向信號(hào)(NCLK)或所述反相器的輸出信號(hào)(NCLKl)；或所述傳輸門(mén)(T2)是NMOS結(jié)構(gòu)的傳輸門(mén)，所述傳輸門(mén)(T2)中的控制端連接所述時(shí)鐘信 號(hào)(CLK)或所述反相器的輸出信號(hào)(CLKl)。
全文摘要
本發(fā)明涉及一種基于阻塞控制的單穩(wěn)態(tài)電路，第一PMOS晶體管P1的源極連接電源電壓，其漏極與第二PMOS晶體管P2的源極相連，其柵極受控于輸入電壓；第二PMOS晶體管P2的柵極受控于反相器I2輸出端的信號(hào)，其漏極與傳輸門(mén)T1輸出端、反相器I1的輸入端及電容N1的一端相連；電容N1的另一端接地；反相器I1的輸出端與所述傳輸門(mén)T2的輸入端相連；傳輸門(mén)T2的輸出端與反相器I2的輸入端相連；反相器I2的輸出端與所述反相器I3的輸入端相連；反相器I3的輸出端是所述單穩(wěn)態(tài)電路的輸出端VOUT，并且該輸出端被反饋連接至所述傳輸門(mén)T1的輸入端；兩個(gè)傳輸門(mén)分別受控于兩個(gè)傳輸門(mén)控制端的輸入信號(hào)，使得在同一時(shí)間只有一個(gè)傳輸門(mén)導(dǎo)通以實(shí)現(xiàn)阻塞控制。
文檔編號(hào)H03K3/033GK101977039SQ201010514560
公開(kāi)日2011年2月16日 申請(qǐng)日期2010年10月14日 優(yōu)先權(quán)日2010年10月14日
發(fā)明者侯朝煥, 王東輝, 閆浩 申請(qǐng)人:中國(guó)科學(xué)院聲學(xué)研究所