專利名稱：獲得特定高精度時鐘的方法及電路的制作方法
技術領域：
本發(fā)明涉及一種時鐘信號的產(chǎn)生方法和電路。
背景技術：
在專用DSP、通信專用集成電路和儀器設備專用集成電路的設計過程中，經(jīng)常遇到從高頻時鐘中獲取低頻時鐘的問題，同時對低頻時鐘的占空比以及抖動等性能有一定的要求。在很多情況下，高速時鐘的頻率是低速時鐘頻率的整數(shù)倍，只要設計一個簡單的分頻器如超前進位計數(shù)器等就可實現(xiàn)高頻到低頻的變換。但是，有時高速時鐘的頻率不是低速時鐘的整數(shù)倍。這種問題在專用集成電路(ASIC)的設計過程中也經(jīng)常遇到。在智能手機中， GPS系統(tǒng)使用的時鐘為16. 369MHz，而手機所用的系統(tǒng)時鐘為^MHz。首先將16. 369MHz的晶體經(jīng)過內(nèi)部鎖相環(huán)，進行36 (或者其它倍數(shù)的整數(shù))倍頻，得到589. 284MHz的高頻時鐘； 然后對這個高速時鐘進行分頻，產(chǎn)生26MHz時鐘。分頻系數(shù)為589.284^-26 = 22. 664769230769230769230769230769。該^MHz時鐘的時鐘頻率受16. 369MHz的晶體的影響，二者是一個線性關系，精確度不好。如果^MHz的時鐘偏離較大，則目標時鐘的精度達不到要求，通過調(diào)整小數(shù)部分的值，就可以使目標時鐘的精度達到要求。

發(fā)明內(nèi)容
為了克服現(xiàn)有從高速時鐘獲得的低速時鐘頻率不精確的技術問題，本發(fā)明提供一種獲得特定高精度時鐘的方法及電路。本發(fā)明的技術解決方案是—種獲得特定高精度時鐘的方法，其特殊之處在于該方法包括以下步驟1]根據(jù)輸入高頻時鐘和目標時鐘的目標分頻比N，按照M < N <M+1的要求，將輸入高頻時鐘同時進行分頻數(shù)為M和分頻數(shù)為M+1的分頻，獲得兩路分頻信號；2]將兩路分頻信號按照以下方式進行選通輸出，獲得目標時鐘2. 1]根據(jù)目標分頻比N的計算公式確定在特定時間內(nèi)兩路分頻信號的選通次數(shù) Nl 禾口 N2
N!N = M +-
L 」m+m(ι)2. 2]根據(jù)所確定的兩路分頻信號的選通次數(shù)m和N2，計算I = W+N2，用一組I 位的控制信號A控制兩路分頻信號的選通，要求控制信號A中的m位數(shù)的信號對應分頻數(shù)為M的分頻信號輸出，控制信號A中的N2位數(shù)的信號對應分頻數(shù)為M+1的分頻信號輸出。該方法包括以下步驟所述的輸入高頻時鐘是通過如下方式獲得的將低頻時鐘的晶體經(jīng)過內(nèi)部鎖相環(huán)，再進行整數(shù)倍頻。一種獲得特定高精度時鐘的電路，其特殊之處在于包括計數(shù)器1、計數(shù)器2、選擇器、I個累加器、用于存儲累加器的控制信號存儲器，其中I≥2;所述計數(shù)器1的輸入端接高頻時鐘DC0，其輸出端接選擇器DO端；所述計數(shù)器2的輸入端接高頻時鐘DC0，其輸出端接選擇器Dl端；所述計數(shù)器2的分頻數(shù)比計數(shù)器1的分頻數(shù)多1 ；所述I個累加器的高端和低端依次連接，且第一個累加器的低端接地，最后一個累加器的高端接選擇器的控制端SO ；所述存儲器輸出的I位控制信號依次送入相應累加器的控制端(A1、A2…、"·ΑΙ)；所述選擇器的輸出端分別與計數(shù)器1、計數(shù)器2以及I個累加器的時鐘端相接。還包括異步復位電路，所述異步復位電路的輸出端分別與計數(shù)器1、計數(shù)器2、1個累加器的復位端REST相接。還包括高頻時鐘產(chǎn)生電路，所述高頻時鐘產(chǎn)生電路包括依次連接的晶體振蕩電路、內(nèi)部鎖相環(huán)電路和倍頻電路。上述晶體振蕩電路的時鐘頻率為16. 369MHz，所述倍頻電路的倍頻數(shù)為36。上所述計數(shù)器1的分頻數(shù)為22。本發(fā)明的優(yōu)點是1、本發(fā)明只要選擇不同的M、m和N2，就可以理論上實現(xiàn)任意分頻比的分頻。2、本發(fā)明通過調(diào)整系數(shù) 的值可獲得精度很高的的時鐘。由于原時鐘偏差較大， 用原時鐘倍頻后的實際值除以目標時鐘，得到的小數(shù)部分按上述方法處理，就得到精度高的目標時鐘，也就相當于對％的值進行了修正。


圖1為本發(fā)明的電路原理圖；其中RD為系統(tǒng)的異步清零端；CLK為目標時鐘，即低頻時鐘；UP為累加器的進位端；DOWN為低一級累加器的進位端，DCO是高頻時鐘。
具體實施例方式本發(fā)明獲得特定高精度時鐘的方法，包括以下步驟1]根據(jù)輸入高頻時鐘和目標時鐘的目標分頻比N，按照M < N <M+1的要求，將輸入高頻時鐘同時進行分頻數(shù)為M和分頻數(shù)為M+1的分頻，獲得兩路分頻信號；2]將兩路分頻信號按照以下方式進行選通輸出，獲得目標時鐘2. 1]根據(jù)目標分頻比N的計算公式確定在特定時間內(nèi)兩路分頻信號的選通次數(shù) Nl 禾口 N2
N!N = M + ]~—
Ni + Ni(1)2. 2]根據(jù)所確定的兩路分頻信號的選通次數(shù)附和N2，計算I = W+N2，用一組I 位的控制信號A控制兩路分頻信號的選通，要求控制信號A中的m位數(shù)的信號對應分頻數(shù)為M的分頻信號輸出，控制信號A中的N2位數(shù)的信號對應分頻數(shù)為M+1的分頻信號輸出。為了獲得輸入高頻時鐘，可將低頻時鐘的晶體經(jīng)過內(nèi)部鎖相環(huán)，再進行整數(shù)倍頻。本發(fā)明獲得特定高精度時鐘的電路，包括計數(shù)器1、計數(shù)器2、選擇器、I個累加器、用于存儲累加器的控制信號存儲器、異步復位電路，其中I》2 ；計數(shù)器1的輸入端接高頻時鐘DC0，其輸出端接選擇器DO端；計數(shù)器2的輸入端接高頻時鐘DC0，其輸出端接選擇器 Dl端；計數(shù)器2的分頻數(shù)比計數(shù)器1的分頻數(shù)多1 ;1個累加器的高端和低端依次連接，且第一個累加器的低端接地，最后一個累加器的高端接選擇器的控制端SO ；存儲器輸出的I位控制信號依次送入相應累加器的控制端(A1、A2…、"·ΑΙ)；選擇器的輸出端分別與計數(shù)器
1、計數(shù)器2以及I個累加器的時鐘端相接；異步復位電路的輸出端分別與計數(shù)器1、計數(shù)器
2、I個累加器的復位端REST相接。高頻時鐘DCO為常用電路，一般包括依次連接的晶體振蕩電路、內(nèi)部鎖相環(huán)電路和倍頻電路。本發(fā)明設計原理多位累加法器的最高位為兩個計數(shù)器輸出的選擇信號。對可控分頻比分頻器的控制通過Al，A2，一-，AI進行。這種電路的結構就是由多位累加法器構成的控制器控制兩個計數(shù)器，在同一時刻只能選擇一個計數(shù)器的計數(shù)結果。累加法器的位數(shù)由分頻比的小數(shù)部分確定。計數(shù)器1和計數(shù)器2為超前進位計數(shù)器。本發(fā)明數(shù)學模型可控分頻比分頻器的分頻比是DCO和目標頻率之比，整數(shù)部分為計數(shù)器1的分頻數(shù)，則計數(shù)器2的分頻數(shù)為分頻器1的分頻數(shù)加1，問題的關鍵是如何設計控制器，控制分頻器1和分頻器2的分頻次數(shù)，使得在較長的時間內(nèi)，平均頻率和要設計的目標頻率相等。設定計數(shù)器1的分頻數(shù)為M，則計數(shù)器2的分頻數(shù)為M+1，同時設定在某一段特定的時間內(nèi)，分頻器1工作了 N1次，分頻器2工作了 N2次，則有
Γ Μ·Νι + (Μ + \)·Ν2 η Niη、-----= M +--(1)
Ν\ + NiΝ\ + Ni當N1和N2取不同的正整數(shù)值時，從N2ANJN2)可以得到任意一個小數(shù)，就可以從理論上實現(xiàn)任意分頻比的分頻。由于
COCO
i=li=l由
00ν \αιΤι =---
tr可以求出 的值，其中 的取值為0或1。本發(fā)明電路用在GPS導航的智能手機中時，GPS系統(tǒng)使用的時鐘為16. 369MHz，而手機所用的系統(tǒng)時鐘為26MHz。則倍頻電路的倍頻數(shù)為36，計數(shù)器1的分頻數(shù)為22，計數(shù)器 2的分頻數(shù)為23，則目標分頻數(shù)N介于22和23之間589. 284^-26 = 22. 664769230769230769230769230769 的分頻系數(shù)選擇為27~bl010_1010_1000_1011_1001_0100_001得到的最后頻率為589. 284 + 22. 664769202470735676302996561526= 26.00000003246275對于^MHz時鐘的調(diào)整，只要給出調(diào)整范圍就可以通過修改系數(shù)實現(xiàn)調(diào)整。所得到的所有時鐘的其它基本參數(shù)均和16. 369MHz晶體振蕩器一致。可控分頻比分頻器的可控分頻范圍為
權利要求
1.一種獲得特定高精度時鐘的方法，其特征在于該方法包括以下步驟1]根據(jù)輸入高頻時鐘和目標時鐘的目標分頻比N，按照M< N <M+1的要求，將輸入高頻時鐘同時進行分頻數(shù)為M和分頻數(shù)為M+1的分頻，獲得兩路分頻信號；2]將兩路分頻信號按照以下方式進行選通輸出，獲得目標時鐘2.1]根據(jù)目標分頻比N的計算公式確定在特定時間內(nèi)兩路分頻信號的選通次數(shù)m和
2.根據(jù)權利要求1所述的獲得特定高精度時鐘的方法，其特征在于該方法包括以下步驟所述的輸入高頻時鐘是通過如下方式獲得的將低頻時鐘的晶體經(jīng)過內(nèi)部鎖相環(huán)， 再進行整數(shù)倍頻。
3.一種獲得特定高精度時鐘的電路，其特征在于包括第一計數(shù)器(1)、第二計數(shù)器O)、選擇器、I個累加器、用于存儲累加器的控制信號存儲器，其中I≥2;所述第一計數(shù)器(1)的輸入端接高頻時鐘DC0，其輸出端接選擇器DO端；所述第二計數(shù)器O)的輸入端接高頻時鐘DC0，其輸出端接選擇器Dl端；所述第二計數(shù)器O)的分頻數(shù)比第一計數(shù)器(1)的分頻數(shù)多1 ；所述I個累加器的高端和低端依次連接，且第一個累加器的低端接地，最后一個累加器的高端接選擇器的控制端SO ；所述存儲器輸出的I位控制信號依次送入相應累加器的控制端(A1、A2…、"·ΑΙ)；所述選擇器的輸出端分別與第一計數(shù)器(1)、第二計數(shù)器( 以及I個累加器的時鐘端相接。
4.根據(jù)權利要求3所述的獲得特定高精度時鐘的電路，其特征在于還包括異步復位電路，所述異步復位電路的輸出端分別與第一計數(shù)器(1)、第二計數(shù)器O)、1個累加器的復位端REST相接。
5.根據(jù)權利要求3或4所述的獲得特定高精度時鐘的電路，其特征在于還包括高頻時鐘產(chǎn)生電路，所述高頻時鐘產(chǎn)生電路包括依次連接的晶體振蕩電路、內(nèi)部鎖相環(huán)電路和倍頻電路。
6.根據(jù)權利要求5所述的獲得特定高精度時鐘的電路，其特征在于所述晶體振蕩電路的時鐘頻率為16. 369MHz，所述倍頻電路的倍頻數(shù)為36。
7.根據(jù)權利要求6所述的獲得特定高精度時鐘的電路，其特征在于所述第一計數(shù)器 (1)的分頻數(shù)為22。
全文摘要
本發(fā)明涉及獲得特定高精度時鐘的方法及電路，包括第一計數(shù)器、第二計數(shù)器、選擇器、I個累加器、用于存儲累加器的控制信號存儲器，其中I≥2；第一計數(shù)器的輸入端接高頻時鐘，其輸出端接選擇器D0端；第二計數(shù)器的輸入端接高頻時鐘，其輸出端接選擇器D1端；第二計數(shù)器的分頻數(shù)比第一計數(shù)器的分頻數(shù)多1；I個累加器的高端和低端依次連接，且第一累加器的低端接地，最后個累加器的高端接選擇器的控制端；存儲器輸出的I位控制信號依次送入相應累加器的控制端；選擇器的輸出端分別與第一、第二計數(shù)器以及I個累加器的時鐘端相接。本發(fā)明克服了現(xiàn)有從高速時鐘獲得的低速時鐘頻率不精確的技術問題，本發(fā)明可以實現(xiàn)任意分頻比的分頻。
文檔編號H03K23/66GK102571077SQ20101059706
公開日2012年7月11日 申請日期2010年12月20日 優(yōu)先權日2010年12月20日
發(fā)明者黃海生 申請人:陜西圣鼎科技有限公司