專利名稱：用于低功耗vlsi的電荷自補償多米諾電路的制作方法
技術領域：
本實用新型涉及一種低功耗電路，具體來說是一種應用電荷自補償通路的低功耗多米諾電路，屬于集成電路應用領域。
背景技術：
多米諾電路以其速度快、面積小的優(yōu)良特性，被廣泛應用于處理器的關鍵路徑部分和存儲器中，是高性能處理器和存儲器最主流的動態(tài)邏輯電路。多米諾電路是CMOS電路的一個重要分支，可分為N和P兩種類型，在實際電路中，通常N型和P型多米諾電路交替互連，以提高性能。標準的N型多米諾電路如圖1所示，電路的工作原理如下當時鐘信號 Cl0Ck = O時，為預充階段，Pl導通，動態(tài)結(jié)點被預充到高電平Vdd。當時鐘信號clock = 1 時，為求值階段，Pl管關閉，動態(tài)結(jié)點視下拉(PDN)網(wǎng)絡有條件地放電如果PDN存在從動態(tài)結(jié)點到地的直流通路，那么動態(tài)結(jié)點對地放電至低電平。否則，動態(tài)結(jié)點將借助于保持管 P2保持高電平值Vdd，直到下一周期。標準的P型多米諾電路如圖2所示，電路的工作原理與N型多米諾相反當時鐘信號clock = 1時，為電路的預放電階段，Nl導通，動態(tài)結(jié)點被放電到低電平&id。當clock = 0時，為求值階段，Nl管關閉，動態(tài)結(jié)點視上拉(PUN)網(wǎng)絡有條件地充電如果PUN網(wǎng)絡存在從動態(tài)結(jié)點到電源Vdd的直流通路，那么動態(tài)結(jié)點充電至高電平。否則，動態(tài)結(jié)點將借助于保持管N2保持低電平&id，直到下一周期。由多米諾電路的工作原理可以看出，多米諾電路功耗較大，主要有兩方面的原因 一方面由于多米諾電路采用了時鐘控制信號clock，時鐘頻率的增加會導致電路動態(tài)功耗的不斷增大。另一方面多米諾電路的邏輯轉(zhuǎn)換比靜態(tài)CMOS電路頻繁的多，當下一個預充脈沖到來時，即使電路的輸出將保持高電平，動態(tài)結(jié)點仍會預充電(或預放電)，在下一個求值周期再放電(再充電)，使電路的輸出恢復為高電平，而靜態(tài)CMOS電路的輸出只會依賴于輸入信號的變化，而與時鐘信號無關。因此，與靜態(tài)CMOS電路相比，多米諾電路的功耗較大。
發(fā)明內(nèi)容本實用新型的目的是建立電荷自補償通路，從而有效的降低多米諾電路的功耗， 提高電路的性能。由多米諾電路的工作原理可以看出，如果電路求值后，N型動態(tài)結(jié)點由高變?yōu)榈停?P型動態(tài)結(jié)點由低變?yōu)楦?，下一周期預充(或預放電)階段，N型動態(tài)結(jié)點由電源充電，P型多米諾電路動態(tài)結(jié)點對地放電，二者同時消耗充放電功耗，從而使動態(tài)功耗增大。因此，本實用新型建立了電荷自補償通路，利用P型多米諾電路動態(tài)結(jié)點的放電對N型多米諾電路的動態(tài)結(jié)點充電，從而節(jié)約了充放電功耗，降低了動態(tài)功耗。但是，此通路必須具有兩項判斷功能，一是必須在預充(或預放電)階段此通路才能開啟，二是只有當N型多米諾電路的動態(tài)結(jié)點充電，P型多米諾電路的動態(tài)結(jié)點放電時此通路才有效。根據(jù)上述構想，本實用新型提出了一種用于低功耗VLSI的電荷自補償多米諾電
3[0007]用于低功耗VLSI的電荷自補償多米諾電路，包含有標準的N型和P型多米諾電路。標準的N型多米諾電路包括輸入信號端，輸出信號端，時鐘信號端，上拉管P1，保持管 P2，時鐘管Ne，輸出靜態(tài)反相器和下拉網(wǎng)絡(PDN)。標準的P型多米諾電路包括輸入信號端，輸出信號端，時鐘信號端，下拉管Ni，保持管N2，時鐘管Pc，輸出靜態(tài)反相器和上拉網(wǎng)絡 (PUN)。該用于低功耗VLSI的電荷自補償多米諾電路由標準的N型多米諾電路和標準的P 型多米諾電路交替互聯(lián)組成，包含P型時鐘控制的自補償通路、N型時鐘控制的自補償通路兩種通路，其中上述的P型時鐘控制的自補償通路由PMOS管Pp，NMOS管Npi和Np2組成，Pp的柵極和源極連接于N型動態(tài)結(jié)點Vn，Pp的漏極連接Npi的漏極，Npi的源極連接Np2的漏極，Np2 的源極和柵極連接P型動態(tài)結(jié)點Npi的柵極連接P時鐘信號控制端。上述的N型時鐘控制的自補償通路由PMOS管Pni和Pn2，匪03管&組成，Pni的柵極和源極連接于N型動態(tài)結(jié)點\，Pni的漏極連接Pn2的源極，Pn2的漏極連接Nn的漏極，Nn 的源極和柵極連接P型動態(tài)結(jié)點Pn2的柵極連接N時鐘信號控制端。用于低功耗VLSI的電荷自補償多米諾電路中，所有PMOS管的襯底接電源電壓，所有NMOS管的襯底接地電壓。該電荷自補償通路由一條P型時鐘控制的自補償通路，或一條N型時鐘控制的自補償通路，或同時一條P型時鐘控制的自補償通路和一條N型時鐘控制的自補償通路，或同時多條P型時鐘控制的自補償通路和多條N型時鐘控制的自補償通路組成。上述的下拉(PDN)網(wǎng)絡，和上拉(PUN)網(wǎng)絡可以是任何邏輯門，如或門，與門，同或門或者異或門。上述電荷自補償通路中晶體管的寬長比W/L可以調(diào)節(jié)，然后對電路進行仿真，當仿真結(jié)果表明電路的功耗最小時，電荷自補償通路最優(yōu)。上述電荷自補償通路可以省去其時鐘管Nc和Pc，即下拉網(wǎng)絡(PDN)直接接地，上拉網(wǎng)絡(PUN)直接接電源電壓。對于多級交替互聯(lián)的標準的N型和P型多米諾電路，電荷自補償通路可以應用于每一級標準的N性和P型多米諾電路。與傳統(tǒng)的多米諾電路相比，本實用新型可以取得如下有益效果用于低功耗VLSI的電荷自補償多米諾電路實現(xiàn)了電荷的重復利用，降低了電路的動態(tài)功耗，完成了低功耗設計。用于低功耗VLSI的電荷自補償多米諾電路提高了預充和預放電階段電路的速度。這是由于，在電路預充階段，自補償電荷通路打開，Vdd和Vp共同為Vn充電，即雙源充電，與不具備自補償電荷通路的全加器在預充階段只有單源Vdd充電相比，這一改進將加快電路的速度，從而提高了電路的性能。

圖1標準的N型多米諾電路示意圖；圖2標準的P型多米諾電路示意圖；圖3標準多米諾電路應用于多米諾全加器示意圖；[0022]圖4本實用新型提出的用于低功耗VLSI的電荷自補償多米諾電路應用于多米諾全加器示意圖。圖5本實用新型提出的去掉時鐘管Nc和Pc的用于低功耗VLSI的電荷自補償多米諾電路示意圖；圖6本實用新型提出的多級用于低功耗VLSI的電荷自補償多米諾電路示意圖；具體實施方式
以下結(jié)合附圖和實施例對于本實用新型作進一步的說明。實施1 本實施例將用于低功耗VLSI的電荷自補償多米諾電路應用于多米諾全加器。如圖3所示為多米諾全加器，全加器主要分為兩部分N型Cout求值邏輯塊(N邏輯)，其中輸入下拉網(wǎng)絡(PDN)由匪OS管N1、N2、N3、N4、N5組成。P型Sout求值邏輯塊(P 邏輯)，其中輸入上拉網(wǎng)絡(PUN)由？1 5管？1汴2、？3、？4、？5、？6、？7組成。在電路中加入P型電荷自補償通路，成為用于低功耗VLSI的電荷自補償多米諾電路，如圖4所示，即在電路中加入PMOS管PP，NM0S管Npi和NP2，Pp的柵極和源極連接于N型動態(tài)結(jié)點\，Pp的漏極連接Npi的漏極，Npi的源極連接Np2的漏極，Np2的源極和柵極連接P 型動態(tài)結(jié)點Npi的柵極連接P時鐘信號控制端。CLK = O時的預充(或預放電)階段，P 型自補償通路中的時鐘判斷管Npi導通，如果N型多米諾電路的動態(tài)結(jié)點為低，P型多米諾動態(tài)結(jié)點為高，電荷自補償通路將開啟。否則，CLK= 1或動態(tài)結(jié)點不滿足高低電平要求，電荷自補償通路將截止。當電荷自補償通路開啟時，電荷的自補償過程如下P型動態(tài)結(jié)點電壓Vp初始為Vdd，N型動態(tài)結(jié)點的電壓Vn初始值為&id，補償通路導通后Vp對Vn充電，Vp逐漸減小，Vn逐漸增大，當Vp-Vth = Vn+1 Vtp I (Vth和Vtp分別表示晶體管Nn和Pni的閾值電壓) 時，\對￥ 充電結(jié)束，接著VdS續(xù)通過m放電至&id，VjS續(xù)通過PI充電至vdd。電荷自補償通路的應用具有兩個作用，一是降低了電路的動態(tài)功耗，二是提高了預充和預放電階段電路的速度，這是由于，在電路預充階段，自補償電荷通路打開，Unvp共同為Vn充電， 即雙源充電，與不具備自補償電荷通路的全加器在預充階段只有單源Vdd充電相比，這一改進將加快電路的速度，從而提高了電路的性能。另外，上述的下拉(PDN)網(wǎng)絡，和上拉(PUN)網(wǎng)絡除了全加器邏輯，可以是任何邏輯門，如或門，與門，同或門或者異或門。上述電荷自補償通路中晶體管的寬長比W/L可以調(diào)節(jié)，然后對電路進行仿真，當仿真結(jié)果表明電路的功耗最小時，電荷自補償通路最優(yōu)。上述電荷自補償通路可以省去其時鐘管Nc和Pc，即下拉網(wǎng)絡(PDN)直接接地，上拉網(wǎng)絡(PUN)直接接電源電壓，如圖5所示對于多級交替互聯(lián)的標準的N型和P型多米諾電路，電荷自補償通路可以應用于每一級標準的N性和P型多米諾電路，如圖6所示。
權利要求1.用于低功耗VLSI的電荷自補償多米諾電路，包含有標準的N型和P型多米諾電路； 標準的N型多米諾電路包括輸入信號端，輸出信號端，時鐘信號端，上拉管P1，保持管P2，時鐘管Ne，輸出靜態(tài)反相器和下拉網(wǎng)絡PDN ；標準的P型多米諾電路包括輸入信號端，輸出信號端，時鐘信號端，下拉管Ni，保持管N2，時鐘管Pc，輸出靜態(tài)反相器和上拉網(wǎng)絡PUN ；其特征在于用于低功耗VLSI的電荷自補償多米諾電路由標準的N型多米諾電路和標準的P型多米諾電路交替互聯(lián)組成，包含P型時鐘控制的自補償通路、N型時鐘控制的自補償通路兩種通路，其中P型時鐘控制的自補償通路由PMOS管Pp，匪OS管Npi和匪OS管Np2組成，PMOS管Pp 的柵極和源極連接于N型動態(tài)結(jié)點Vn，PMOS管Pp的漏極連接NMOS管Npi的漏極，NMOS管 Npi的源極連接NMOS管Np2的漏極，NMOS管Np2的源極和柵極連接P型動態(tài)結(jié)點\，NMOS管 Npi的柵極連接P型時鐘信號控制端；N型時鐘控制的自補償通路由PMOS管Pni和PMOS管Pn2，NMOS管&組成，PMOS管Pni 的柵極和源極連接于N型動態(tài)結(jié)點Vn，PMOS管Pni的漏極連接PMOS管Pn2的源極，PMOS管 Pn2的漏極連接NMOS管Nn的漏極，NMOS管Nn的源極和柵極連接P型動態(tài)結(jié)點Vp，PN2的柵極連接N型時鐘信號控制端；用于低功耗VLSI的電荷自補償多米諾電路中，所有PMOS管的襯底接電源電壓，所有 NMOS管的襯底接地電壓。
2.根據(jù)權利要求1所述的用于低功耗VLSI的電荷自補償多米諾電路，其特征在于該電荷自補償通路由一條P型時鐘控制的自補償通路，或一條N型時鐘控制的自補償通路，或同時一條P型時鐘控制的自補償通路和一條N型時鐘控制的自補償通路，或同時多條P型時鐘控制的自補償通路和多條N型時鐘控制的自補償通路組成。
3.根據(jù)權利要求1所述的用于低功耗VLSI的電荷自補償多米諾電路，其特征在于下拉PDN網(wǎng)絡，和上拉PUN網(wǎng)絡可以是或門，與門，同或門或者異或門。
4.根據(jù)權利要求1所述的用于低功耗VLSI的電荷自補償多米諾電路，其特征在于電荷自補償通路中晶體管的寬長比W/L可以調(diào)節(jié)。
5.根據(jù)權利要求1所述的用于低功耗VLSI的電荷自補償多米諾電路，其特征在于可以省去其時鐘管Nc和Pc，即下拉網(wǎng)絡PDN直接接地，上拉網(wǎng)絡PUN直接接電源電壓。
6.根據(jù)權利要求1所述的用于低功耗VLSI的電荷自補償多米諾電路，其特征在于對于多級交替互聯(lián)的標準的N型和P型多米諾電路，電荷自補償通路可以應用于每一級標準的N性和P型多米諾電路。
專利摘要本實用新型涉及用于低功耗VLSI的電荷自補償多米諾電路，是種電荷自補償多米諾電路，即在多米諾電路中加入電荷自補償通路，利用P型多米諾電路動態(tài)結(jié)點的放電對N型多米諾電路的動態(tài)結(jié)點充電，電荷自補償通路包括P型時鐘控制的自補償通路，由PMOS管PP，NMOS管NP1和NP2組成，NP1的柵極為時鐘信號控制端；N型時鐘控制的自補償通路，由PMOS管PN1和PN2，NMOS管NN組成，PN2的柵極為時鐘信號控制端。電荷自補償通路位于P型動態(tài)結(jié)點和N型動態(tài)結(jié)點之間。本實用新型提出的多米諾電路節(jié)約充放電功耗，提高電路的性能。
文檔編號H03K19/096GK202043092SQ201020574370
公開日2011年11月16日 申請日期2010年10月15日 優(yōu)先權日2010年10月15日
發(fā)明者侯立剛, 吳武臣, 宮娜, 張旺, 汪金輝, 耿淑琴, 袁穎 申請人:北京工業(yè)大學