專利名稱：逐次逼近型ad變換器用時鐘生成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘生成電路，更詳細而言，涉及逐次逼近(successiveapproximation)型AD變換器中所利用的用于生成取樣時鐘以及內(nèi)部時鐘的電路。
背景技術(shù)：
目前，作為以相對簡單的電路構(gòu)成來實現(xiàn)、且與能相對廉價地制造的CMOS工藝之間的整合性較高且能實現(xiàn)中等的變換速度與中等的變換精度的、制造用途較廣的AD變換器，已知逐次逼近型AD變換器(例如，非專利文獻I等)。圖15表示逐次逼近型AD變換器的構(gòu)成例。該逐次逼近型AD變換器是將模擬信號Vin變換為4比特的數(shù)字信號的變換器，具備電容DA變換器91、以及差動型鎖存比較器 92。電容DA變換器91包含電容901 904、取樣開關(guān)SW9、以及控制部911，差動型鎖存比較器92包含預(yù)充電型比較器921、以及鎖存電路922。在將電容904的電容值設(shè)為C。時，電容903、902、901的電容值分別成為2(^4(^8(^另外，對該逐次逼近型AD變換器提供圖16那樣的取樣時鐘SCK以及內(nèi)部時鐘ICK?！踩訒r鐘的高電平期間Ts9〕控制部911在取樣時鐘SCK的高電平期間，將控制電壓Vl初始化為高電平(例如，電源電壓)，并且將控制電壓V2 V4初始化為低電平(例如，接地電壓)。取樣開關(guān)SW9與取樣時鐘SCK的上升沿同步地從斷開狀態(tài)向接通狀態(tài)切換，與取樣時鐘SCK的下降沿同步地從接通狀態(tài)向斷開狀態(tài)切換。由此，在取樣節(jié)點Ns9，對與模擬信號Vin的信號電平相應(yīng)的模擬電壓Vs進行取樣?！矁?nèi)部時鐘的高電平期間T91〕預(yù)充電型比較器921在模擬電壓Vs比基準電壓VREF低的情況下，與內(nèi)部時鐘ICK的上升沿同步地，使比較信號QP從高電平(例如，電源電壓)向低電平(例如，接地電壓)轉(zhuǎn)變，并且使比較信號QN維持高電平不變。另外，預(yù)充電型比較器921在模擬電壓Vs不比基準電壓VREF低的情況下，與內(nèi)部時鐘ICK的上升沿同步地，使比較信號QP維持高電平不變，并且使比較信號QN從高電平向低電平轉(zhuǎn)變。鎖存電路922在比較信號QP、QN分別為低電平及高電平的情況下，將比特值DB設(shè)定為“O (例如，接地電壓)”，在比較信號QP、QN分別為高電平以及低電平的情況下，將比特值DB設(shè)定為“ I (例如，電源電壓)”?！矁?nèi)部時鐘的低電平期間T92〕預(yù)充電型比較器921與內(nèi)部時鐘ICK的下降沿同步地，使比較信號QP、QN的兩者向高電平轉(zhuǎn)變。鎖存電路922在比較信號QP、QN的兩者為高電平的情況下，不使比特值DB變化地進行保持?？刂撇?11在內(nèi)部時鐘ICK的第i個(i = I 3)低電平期間Τ92中比特值DB為“O”的情況下，與內(nèi)部時鐘ICK的第i個下降沿同步地，使控制電壓Vl V4中的第i+Ι個控制電壓(以下，表述為“控制電壓V(i+1)”)從低電平向高電平進行切換。另夕卜，控制部911在內(nèi)部時鐘ICK的第i個低電平期間T92中比特值DB為“I”的情況下，與內(nèi)部時鐘ICK的第i個下降沿同步地，使控制電壓Vl V4中的第i個控制電壓(以下，表述為“控制電壓Vi”)從高電平向低電平切換，并且使控制電壓V(i+1)從低電平向高電平進行切換。由此，電容901 904中所蓄積的電荷被進行再分配，模擬電壓Vs接近于基準電壓VREF。如上所述，在內(nèi)部時鐘ICK的高電平期間T91中，通過差動型鎖存比較器92執(zhí)行比較處理，在內(nèi)部時鐘ICK的低電平期間T92中，通過電容DA變換器91執(zhí)行電荷再分配處理。因而，在內(nèi)部時鐘ICK的高電平期間確保比較時間(比較處理所需的時間，例如，比較器延遲時間等)，且在內(nèi)部時鐘ICK的低電平期間T92中確保電荷再分配時間(電荷再分配處理所需的時間，例如，控制部911中的控制邏輯所產(chǎn)生的延遲時間或電荷再分配的安置(settling)時間等)則變得較為重要。在現(xiàn)有技術(shù)中，取樣時鐘SCK以及內(nèi)部時鐘ICK是基于具有比取樣時鐘SCK以及內(nèi)部時鐘ICK的頻率高的頻率的高速時鐘而生成的。而且，由于存在有因PVT偏差(制造偏差、電源電壓偏差、溫度偏差)而導(dǎo)致比較時間以及電荷再分配時間發(fā)生變動的可能性，因此需在考慮了比較時間以及電荷再分配時間的最壞情形(worst-case)的基礎(chǔ)上設(shè)定取樣時鐘SCK以及內(nèi)部時鐘ICK各自的高電平期間以及低電平期間。由此，難以進行取樣時 鐘S CK以及內(nèi)部時鐘ICK的高速化。此外，非專利文獻2公開了 通過包含逐次逼近型AD變換器的比較器的振蕩電路來生成內(nèi)部時鐘，由此與比較器延遲時間的變動對應(yīng)地使內(nèi)部時鐘的高電平期間進行變化的情形。根據(jù)該文獻，能夠在內(nèi)部時鐘的高電平期間確保比較處理時間，與在考慮了比較器延遲時間的最壞情形的基礎(chǔ)上設(shè)定內(nèi)部時鐘的高電平期間的情況相比，能夠?qū)崿F(xiàn)內(nèi)部時鐘的高速化。在先技術(shù)文獻非專利文獻非專利文獻I :Michiel van Elzakker, et al. , " A I. 9 μ W4. 4f J/Conversion-step IOb IMS/s Charge-Redistribution ADC" in IEEE ISSCC Dig.Tech.Papers, Feb. 2008, pp. 244-245.非專利文獻2 :Shuo_Wei Michael Chen, et al. , " A 6-bit600_MS/s 5. 3-mffAsynchronous ADC in 0. 13-um CMO S" IEEE J. Solid-State Circuits, VOL. 41, No. 12,pp. 2669-2680, DECEMBER2006.發(fā)明的概要發(fā)明所要解決的課題但是，在非專利文獻2的技術(shù)中，即使能夠按照在內(nèi)部時鐘的高電平期間使比較處理得以完成的方式確保內(nèi)部時鐘的高電平期間，但也存在不能適當確保內(nèi)部時鐘的低電平期間的情況。例如，在因PVT偏差而導(dǎo)致振蕩電路的自激周期發(fā)生變動時，不僅是內(nèi)部時鐘的高電平期間，內(nèi)部時鐘的低電平期間也將發(fā)生變動。假如在內(nèi)部時鐘的低電平期間變得過長的情況下，將在取樣時鐘的低電平期間內(nèi)不能收納內(nèi)部時鐘的脈沖(高電平期間)，其結(jié)果是，存在導(dǎo)致逐次逼近型AD變換器發(fā)生誤動作的可能性。另外，在內(nèi)部時鐘的低電平期間成為比電荷再分配時間短的情況下，則有在內(nèi)部時鐘的低電平期間內(nèi)不能完成電荷再分配處理這樣的可能性。

發(fā)明內(nèi)容
解決課題的手段根據(jù)本發(fā)明的I方案，時鐘生成電路是生成逐次逼近型AD變換器中所利用的取樣時鐘以及內(nèi)部時鐘的電路，所述逐次逼近型AD變換器將電壓電平相互互補地變化的第I模擬信號及第2模擬信號變換為η (η >2)比特的數(shù)字信號，且具備第I電容DA變換器及第2電容DA變換器、以及差動型鎖存比較器，所述時鐘生成電路具備取樣時鐘生成部，其生成所述取樣時鐘；內(nèi)部時鐘生成部，其生成所述內(nèi)部時鐘；以及延遲控制部，在所述取樣時鐘為第I電壓電平的期間，所述第I電容DA變換器及第2電容DA變換器分別蓄積與所述第I模擬信號及第2模擬信號的信號電平相應(yīng)的電荷，對與該第I模擬信號及第2模擬信號的信號電平相應(yīng)的第I模擬電壓及第2模擬電壓進行分別取樣，在所述內(nèi)部時鐘為第I電壓電平的期間，所述差動型鎖存比較器與所述第I模擬電壓及第2模擬電壓的高低關(guān)系對應(yīng)地使第I比較信號及第2比較信號向相互不同的電壓電平進行變化，并且輸出與所述第I比較信號及第2比較信號相應(yīng)的比特值作為所述數(shù)字信號，在所述內(nèi)部時鐘為第2電壓電平的期間，所述差動型鎖存比較器使所述第I比較信號及第2比較信號向相互相同的 電壓電平進行變化，并且維持所述比特值，所述第I電容DA變換器及第2電容DA變換器按照使所述第I模擬電壓及第2模擬電壓相互接近的方式，分別與所述比特值對應(yīng)地對該第I電容DA變換器及第2電容DA變換器中蓄積的電荷進行控制，所述取樣時鐘生成部當對所述逐次逼近型AD變換器的取樣周期進行規(guī)定的基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；并且在所述取樣時鐘為第2電壓電平的期間，當所述內(nèi)部時鐘的從第I電壓電平至第2電壓電平的轉(zhuǎn)變發(fā)生η次時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變，所述內(nèi)部時鐘生成部在所述取樣時鐘為第I電壓電平的期間，使所述內(nèi)部時鐘維持第2電壓電平；當所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變；在所述取樣時鐘為第2電壓電平的期間，當所述第I比較信號及第2比較信號從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；在所述第I比較信號及第2比較信號從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變時，在經(jīng)過了可變延遲時間之后，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變，所述延遲控制部對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制，以使得所述取樣時鐘為第I電壓電平的期間相對于所述基準時鐘的周期的比例接近預(yù)先確定的比例。在所述時鐘生成電路中，內(nèi)部時鐘的η個第I電壓電平期間(內(nèi)部時鐘為第I電壓電平的期間)各個中包含差動型鎖存比較器的延遲時間，所以，能夠在內(nèi)部時鐘的η個第I電壓電平期間的各個中確保比較時間(差動型鎖存比較器進行的比較處理所需的時間)。另外，通過按照使取樣時鐘的第I電壓電平期間(取樣時鐘為第I電壓電平的期間)相對于基準時鐘的周期的比例接近預(yù)先確定的比例的方式來對內(nèi)部時鐘生成部中的可變延遲時間進行控制，能夠確保取樣時鐘的第I電壓電平期間，并且，能夠?qū)?nèi)部時鐘的η個第I電壓電平期間收納在取樣時鐘的第2電壓電平期間(取樣時鐘為第2電壓電平的期間)內(nèi)。并且，能夠?qū)娜訒r鐘的第2電壓電平期間中減去內(nèi)部時鐘的η個第I電壓電平期間后所獲得的剩余期間作為內(nèi)部時鐘的(η-I)個第2電壓電平期間(內(nèi)部時鐘為第2電壓電平的期間)而大致均等地分配，能夠易于在內(nèi)部時鐘的(η-I)個第2電壓電平期間的各個中確保電荷再分配時間(電容DA變換器進行電荷再分配處理所需的時間)。此外，所述內(nèi)部時鐘生成部也可以具備 第I邏輯電路，其在所述第I比較信號及第2比較信號為相互不同的電壓電平的情況下，將第I內(nèi)部信號設(shè)定為第I電壓電平，在所述第I比較信號及第2比較信號為相互相同的電壓電平的情況下，將所述第I內(nèi)部信號設(shè)定為第2電壓電平；可變延遲器，其對所述第I內(nèi)部信號的從第I電壓電平向第2電壓電平的轉(zhuǎn)變附加所述可變延遲時間之后，作為第2內(nèi)部信號而輸出；以及第2邏輯電路，其在所述取樣時鐘以及所述第2內(nèi)部信號的兩者為第2電壓電平的情況下，將所述內(nèi)部時鐘設(shè)定為第I電壓電平，在所述取樣時鐘以及所述第2內(nèi)部信號中的至少一者為第I電壓電平的情況下，將所述內(nèi)部時鐘設(shè)定為第2電壓電平。此外，所述延遲控制部也可以包括電壓 生成部，其按照使控制電壓的電壓電平相對于所述取樣時鐘的第I電壓電平的比例成為所述預(yù)先確定的比例的方式來生成所述控制電壓；以及比例控制部，其按照使所述取樣時鐘的DC電平接近所述控制電壓的電壓電平的方式對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制。此外，所述取樣時鐘生成部也可以包括計數(shù)器，其在所述取樣時鐘為第2電壓電平的期間，對所述內(nèi)部時鐘的從第I電壓電平向第2電壓電平的轉(zhuǎn)變次數(shù)進行計數(shù)，當所述轉(zhuǎn)變次數(shù)達到所述η時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變；以及計數(shù)器控制部，其在所述基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變。此外，所述預(yù)先確定的比例也可以是能夠可變控制的。通過這樣的構(gòu)成，能夠?qū)θ訒r鐘為第I電壓電平的期間進行調(diào)整。例如，能夠與逐次逼近型AD變換器的規(guī)格(取樣處理中的安置時間等)對應(yīng)地設(shè)定取樣時鐘的第I電壓電平期間。此外，所述η也可以是能夠可變控制的。通過這樣的構(gòu)成，能夠?qū)?nèi)部時鐘的脈沖數(shù)(第I電壓電平期間的個數(shù))進行調(diào)整。例如，能夠與逐次逼近型AD變換器的規(guī)格(比特數(shù)等)對應(yīng)地設(shè)定內(nèi)部時鐘的脈沖數(shù)。根據(jù)本發(fā)明的另一方案，時鐘生成電路是生成逐次逼近型AD變換器中所利用的取樣時鐘以及內(nèi)部時鐘的電路，所述逐次逼近型AD變換器將模擬信號變換為η(η彡2)比特的數(shù)字信號，且具備電容DA變換器、以及差動型鎖存比較器，所述時鐘生成電路具備取樣時鐘生成部,其生成所述取樣時鐘；內(nèi)部時鐘生成部,其生成所述內(nèi)部時鐘；以及延遲控制部，在所述取樣時鐘為第I電壓電平的期間，所述電容DA變換器蓄積與所述模擬信號的信號電平相應(yīng)的電荷，對與該模擬信號的信號電平相應(yīng)的模擬電壓進行取樣，在所述內(nèi)部時鐘為第I電壓電平的期間，所述差動型鎖存比較器根據(jù)基準電壓與所述模擬電壓的高低關(guān)系，使第I比較信號及第2比較信號向相互不同的電壓電平進行變化，并且輸出與所述第I比較信號及第2比較信號相應(yīng)的比特值作為所述數(shù)字信號，在所述內(nèi)部時鐘為第2電壓電平的期間，所述差動型鎖存比較器使所述第I比較信號及第2比較信號向相互相同的電壓電平進行變化，并且維持所述比特值，所述電容DA變換器按照使所述模擬電壓接近所述基準電壓的方式，與所述比特值對應(yīng)地對該電容DA變換器中蓄積的電荷進行控制，所述取樣時鐘生成部當對所述逐次逼近型AD變換器的取樣周期進行規(guī)定的基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；并且在所述取樣時鐘為第2電壓電平的期間，當所述內(nèi)部時鐘的從第I電壓電平至第2電壓電平的轉(zhuǎn)變發(fā)生η次時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變，所述內(nèi)部時鐘生成部在所述取樣時鐘為第I電壓電平的期間，使所述內(nèi)部時鐘維持第2電壓電平；當所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變；在所述取樣時鐘為第2電壓電平的期間，當所述第I比較信號及第2比較信號從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；在所述第I比較信號及第2比較信號從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變時，在經(jīng)過了可變延遲時間之后，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變，所述延遲控制部對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制，以使得所述取樣時鐘為第I電壓電平的期間相對于所述基準時鐘的周期的比例接近預(yù)先確定的比例。所述時鐘生成電路能夠在內(nèi)部時鐘的η個第I電壓電平期間的各個中確保比較時間。另外，能夠確保取樣時鐘的第I電壓電平期間，并且能夠?qū)?nèi)部時鐘的η個第I電壓電 平期間收納于取樣時鐘的第2電壓電平期間內(nèi)。并且，能夠?qū)娜訒r鐘的第2電壓電平期間減去內(nèi)部時鐘的η個第I電壓電平期間后獲得的剩余期間作為內(nèi)部時鐘的(η-I)個第2電壓電平期間而大致均等地分配，能夠易于在內(nèi)部時鐘的(η-I)個第2電壓電平期間的各個中確保電荷再分配時間。發(fā)明效果如上所述，能夠在內(nèi)部時鐘的η個第I電壓電平期間的各個中確保比較時間。另夕卜，能夠確保取樣時鐘的第I電壓電平期間，并且能夠?qū)?nèi)部時鐘的η個第I電壓電平期間收納于取樣時鐘的第2電壓電平期間內(nèi)。并且，能夠?qū)娜訒r鐘的第2電壓電平期間中減去內(nèi)部時鐘的η個第I電壓電平期間后所獲得的剩余期間作為內(nèi)部時鐘的(η-I)個第2電壓電平期間而進行大致均等的分配，能夠易于在內(nèi)部時鐘的(η-I)個第2電壓電平期間的各個中確保電荷再分配時間。


圖I是表示逐次逼近型AD變換器用時鐘生成電路的構(gòu)成例的圖。圖2是用于說明逐次逼近型AD變換器的動作的圖。圖3是表示差動型鎖存比較器的構(gòu)成例的圖。圖4是表示取樣時鐘生成部的構(gòu)成例的圖。圖5是用于說明取樣時鐘生成部的動作的圖。圖6是表示可變延遲器的構(gòu)成例的圖。圖7是用于說明內(nèi)部時鐘生成部的動作的圖。圖8是表示延遲控制部的構(gòu)成例的圖。圖9是用于說明延遲控制部的動作的圖。圖10是用于說明延遲控制部的動作的圖。圖11是用于說明取樣時鐘生成部的變形例的圖。圖12是用于說明圖11所示的取樣時鐘生成部的動作的圖。圖13是用于說明差動型的逐次逼近型AD變換器的圖。
圖14是用于說明差動型的逐次逼近型AD變換器的動作的圖。圖15是表示逐次逼近型AD變換器的構(gòu)成例的圖。圖16是用于說明取樣時鐘以及內(nèi)部時鐘的圖。
具體實施例方式以下，參照附圖，對實施方式進行詳細說明。此外，在圖中，針對相同或者相當部分，賦予其相同的標號并不再重復(fù)其說明。圖I表示逐次逼近型AD變換器用時鐘生成電路10的構(gòu)成例。時鐘生成電路10生成逐次逼近型AD變換器20所利用的取樣時鐘SCK以及內(nèi)部時鐘ICK。 (逐次逼近型AD變換器)在此，在說明時鐘生成電路10之前，先對逐次逼近型AD變換器20進行說明。逐次逼近型AD變換器20是將模擬信號Vin變換為η比特(在此，η = 4)的數(shù)字信號的變換器，其具備電容DA變換器21、以及差動型鎖存比較器22。在取樣SCK的高電平期間，電容DA變換器21蓄積與模擬信號Vin的信號電平相應(yīng)的電荷,對與模擬信號Vin的信號電平相應(yīng)的模擬電壓Vs進行取樣。在內(nèi)部時鐘ICK的高電平期間，差動型鎖存比較器22根據(jù)模擬電壓Vs與基準電壓VREF的高低關(guān)系，使比較信號QP、QN向相互不同的電壓電平轉(zhuǎn)變，并且將與比較信號QP、QN相應(yīng)的比特值DB作為數(shù)字信號而輸出。在內(nèi)部時鐘ICK的低電平期間，差動型鎖存比較器22使比較信號QP、QN向相互相同的電壓電平轉(zhuǎn)變，并且維持比特值DB。電容DA變換器21按照使模擬電壓Vs接近于基準電壓VREF的方式，根據(jù)比特值DB來控制電容DA變換器21所蓄積的電荷。例如，電容DA變換器21包括取樣開關(guān)SW、多個(在此，4個)電容201 204、及控制部211。差動型鎖存比較器22包括預(yù)充電型比較器221、及鎖存電路222。在此，電容201 204的電容值被進行二進制加權(quán)。例如，在將電容204的電容值設(shè)為Ctl時，電容203、202,201的電容值分別成為2(^4(^8(^電容201 204的一端與取樣節(jié)點Ns連接，電容201 204的另一端分別被提供控制電壓Vl V4。其次，參照圖2，對逐次逼近型AD變換器20的動作進行說明。《取樣時鐘的高電平期間Ts》控制部211在取樣時鐘SCK的高電平期間，將控制電壓Vl初始化為高電平(例如，電源電壓Vdd)，并且將控制電壓V2 V4初始化為低電平(例如，接地電壓Vss)。取樣開關(guān)SW與取樣時鐘SCK的上升沿同步地從斷開狀態(tài)向接通狀態(tài)切換，取樣時鐘SCK的下降沿同步地從接通狀態(tài)向斷開狀態(tài)切換。由此，在電容201 204蓄積與模擬信號Vin的信號電平相應(yīng)的電荷，如圖2那樣，在取樣時鐘SCK的高電平期間Ts中，在取樣節(jié)點Ns，對與模擬信號Vin的信號電平相應(yīng)的模擬電壓Vs進行取樣?！秲?nèi)部時鐘的高電平期間TI》預(yù)充電型比較器221在模擬電壓Vs比基準電壓VREF低的情況下，與內(nèi)部時鐘ICK的上升沿(在圖2中，內(nèi)部時鐘ICK的第2個上升沿)同步地，使比較信號QP從高電平(例如，電源電壓Vdd)向低電平(例如，接地電壓Vss)轉(zhuǎn)變，并且維持比較信號QN為高電平不變。另外，預(yù)充電型比較器221在模擬電壓Vs不比基準電壓VREF低的情況下，與內(nèi)部時鐘ICK的上升沿(圖2中，內(nèi)部時鐘ICK的第I個、第3個、第4個上升沿)同步地將比較信號QP維持在高電平不變，并且使比較信號QN從高電平向低電平轉(zhuǎn)變。鎖存電路222在比較信號QP、QN分別為低電平以及高電平的情況下，將比特值DB設(shè)定為“O (例如，接地電壓Vss) ”，在比較信號QP、QN分別為高電平以及低電平的情況下，將比特值DB設(shè)定為“I (例如，電源電壓Vdd) ”。例如，在圖2中，內(nèi)部時鐘ICK的第I個高電平期間Tl中，比較信號QP、QN分別轉(zhuǎn)變?yōu)楦唠娖揭约暗碗娖綍r，比特值DB被設(shè)定為“I”。由此，第I個比特值DB1(MSB :最上位比特值)被確定為“I”。如此這樣，在內(nèi)部時鐘ICK的第I個 第4個高電平期間Tl中，分別確定比特值DBl DB4?！秲?nèi)部時鐘的低電平期間T2》預(yù)充電型比較器221與內(nèi)部時鐘ICK的下降沿同步地，使比較信號QP、QN的兩者轉(zhuǎn)變?yōu)楦唠娖?。鎖存電路222在比較信號QP、QN的兩者為高電平的情況下，不使比特值DB變化地進行保持?？刂撇?11在內(nèi)部時鐘ICK的第i個(在此，i = I 3)低電平期間T2中，比特值DB為“O”的情況下，與內(nèi)部時鐘ICK的第i個下降沿同步地，使控制電壓Vl V4中的第i+Ι個控制電壓(以下，表述為“控制電壓V (i+Ι) ” )從低電平向高電平進行切換。另外，控制部211在內(nèi)部時鐘ICK的第i個低電平期間T2中比特值DB為“I”的情況下，與內(nèi)部時鐘ICK的第i個下降沿同步地，使控制電壓Vl V4中的第i個控制電壓(以下，表述為“控制電壓Vi”)從高電平向低電平進行切換，并且使控制電壓V(i+1)從低電平向高電平進行切換。例如，控制部211在內(nèi)部時鐘ICK的第I個低電平期間T2中，由于比特值DBl為“1”，因而與內(nèi)部時鐘ICK的第I個下降沿同步地，使控制電壓Vl從高電平向低電平進行切換，并且使控制電壓V2從低電平向高電平進行切換?！差A(yù)充電型比較器〕如圖3所示，預(yù)充電型比較器221可包含電流源晶體管麗20 ;差動晶體管麗21、MN22 ;鎖存晶體管MN23、NM24、MP21、MP22 ;以及預(yù)充電晶體管MP31 MP34。內(nèi)部時鐘ICK從高電平向低電平轉(zhuǎn)變時，預(yù)充電晶體管MP31 MP34成為導(dǎo)通狀態(tài)，電流源晶體管麗20成為截止狀態(tài)。由此，對中間節(jié)點N21、N22以及輸出節(jié)點NQP、NQN提供高電平電壓(例如，電源電壓Vdd)，輸出節(jié)點NQP、NQN的電壓(即，比較信號QP、QN)被設(shè)定為高電平。另一方面，內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變時，預(yù)充電晶體管MP31 MP34成為截止狀態(tài)，電流源晶體管MN20成為導(dǎo)通狀態(tài)。由此，與模擬電壓Vs與基準電壓VREF的高低關(guān)系對應(yīng)地，輸出節(jié)點NQP、NQN中的任意一者的電壓將從高電平向低電平轉(zhuǎn)變。此外，在上述的說明以及圖2(以下的說明以及圖7、圖14中也相同)中，為了易于理解差動型鎖存比較器22的動作，而說明了比較信號QP、QN中的任意一者與內(nèi)部時鐘ICK的上升沿同步地從高電平向低電平轉(zhuǎn)變的情形，但關(guān)于差動型鎖存比較器22的動作如果詳細說明，則如下。首先，內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變時，輸出節(jié)點NQP、NQN的電壓的兩者將開始從高電平向低電平轉(zhuǎn)變。當輸出節(jié)點NQP、NQN的電壓中的任意一者達到鎖存晶體管MN23、MN24、MP21、MP22的閾值電平時，通過鎖存晶體管MN23、MN24、MP21、MP22開始正反饋動作，輸出節(jié)點NQP、NQN的電壓中較高的一方的電壓將返回至高電平，并較低的一方的電壓將轉(zhuǎn)變?yōu)榈碗娖健．斴敵龉?jié)點NQP、NQN的電壓中較低的一方的電壓達到低電平時，輸出節(jié)點NQP、NQN的電壓變?yōu)榉€(wěn)定。另外，在模擬電壓Vs與基準電壓VREF之間的電壓差越小，至開始正反饋動作為止的時間則越長。即，比較器延遲時間(內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變之后起、至比較信號QP、QN穩(wěn)定為止的時間)越長。
(時鐘生成電路)其次，對圖I所示的時鐘生成電路10進行說明。時鐘生成電路10具備用于生成取樣時鐘SCK的取樣時鐘生成部11、用于生成內(nèi)部時鐘ICK的內(nèi)部時鐘生成部12、以及延遲控制部13。〔取樣時鐘生成部〕
取樣時鐘生成部11在基準時鐘RCK (用于對逐次逼近型AD變換器20的取樣周期進行規(guī)定的時鐘)從低電平向高電平轉(zhuǎn)變時，使取樣時鐘SCK從高電平向低電平轉(zhuǎn)變。另夕卜，取樣時鐘生成部11在取樣時鐘SCK為低電平的期間，內(nèi)部時鐘ICK從高電平向低電平的轉(zhuǎn)變發(fā)生η次(在此，η = 4)時，使取樣時鐘SCK從低電平向高電平轉(zhuǎn)變。例如，如圖4那樣地，取樣時鐘生成部11包含計數(shù)器111、以及計數(shù)器控制部112。計數(shù)器111在取樣時鐘SCK為低電平的期間，對內(nèi)部時鐘ICK從高電平向低電平的轉(zhuǎn)變次數(shù)進行計數(shù)，在轉(zhuǎn)變次數(shù)達到η次(在此，η = 4)時，使取樣時鐘SCK從低電平向高電平轉(zhuǎn)變。例如，計數(shù)器111包含反相器INV1、INV2 ;以及縱級聯(lián)的η個(在此，4個)的雙穩(wěn)態(tài)多諧振蕩器FFl FF3、FFS0反相器INVl將取樣時鐘SCK的反相信號提供給雙穩(wěn)態(tài)多諧振蕩器FFl FF3的復(fù)位端子。反相器INV2將內(nèi)部時鐘ICK的反相信號提供給雙穩(wěn)態(tài)多諧振蕩器FFl FF3、FFS的時鐘端子。雙穩(wěn)態(tài)多諧振蕩器FFl FF3、FFS分別與內(nèi)部時鐘ICK的反相信號的上升沿(即，內(nèi)部時鐘ICK的下降沿)同步地，取入并保持電源電壓Vdd (或者,前級的雙穩(wěn)態(tài)多諧振蕩器的輸出)。雙穩(wěn)態(tài)多諧振蕩器FFS的輸出信號作為取樣時鐘SCK進行供給。計數(shù)器控制部112在基準時鐘RCK從低電平向高電平轉(zhuǎn)變時，使取樣時鐘SCK從高電平向低電平轉(zhuǎn)變。例如，計數(shù)器控制部112包含沿檢測部ED、以及反相器INV3。沿檢測部ED在檢測出基準時鐘RCK的上升沿時，輸出檢測脈沖RE。反相器INV3將檢測脈沖ED的反相信號提供給雙穩(wěn)態(tài)多諧振蕩器FFS的復(fù)位端子。〔取樣時鐘生成部的動作〕其次，參照圖5，對取樣時鐘生成部11的動作進行說明。在基準時鐘RCK從低電平向高電平轉(zhuǎn)變時，沿檢測部ED輸出檢測脈沖RE。由此，雙穩(wěn)態(tài)多諧振蕩器FFS被復(fù)位，雙穩(wěn)態(tài)多諧振蕩器FF S的輸出信號(取樣時鐘SCK)從高電平向低電平轉(zhuǎn)變。在取樣時鐘SCK從高電平向低電平轉(zhuǎn)變時，解除雙穩(wěn)態(tài)多諧振蕩器FFl FF3的復(fù)位。由此，雙穩(wěn)態(tài)多諧振蕩器FF1、FF2、FF3分別與內(nèi)部時鐘ICK的第I個、第2個、第3個下降沿同步地，使輸出信號PU P2、P3從低電平向高電平轉(zhuǎn)變。其次，雙穩(wěn)態(tài)多諧振蕩器FFS與內(nèi)部時鐘ICK的第4個下降沿同步地，取入雙穩(wěn)態(tài)多諧振蕩器FF3的輸出信號P3。由此，雙穩(wěn)態(tài)多諧振蕩器FFS的輸出信號(取樣時鐘SCK)從低電平向高電平轉(zhuǎn)變。另外，雙穩(wěn)態(tài)多諧振蕩器FFl FF3被復(fù)位，輸出信號Pl P3從高電平向低電平轉(zhuǎn)變?！矁?nèi)部時鐘生成部〕內(nèi)部時鐘生成部12在取樣時鐘SCK為高電平的期間，將內(nèi)部時鐘ICK維持為低電平。另外，內(nèi)部時鐘生成部12在取樣時鐘SCK從高電平向低電平轉(zhuǎn)變時，使內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變。并且，內(nèi)部時鐘生成部12在取樣時鐘SCK為低電平的期間，當比較信號QP、QN從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變時，使內(nèi)部時鐘ICK從高電平向低電平轉(zhuǎn)變；當比較信號QP、QN從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變時，在經(jīng)過了可變延遲時間之后，使內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變。例如，如圖I那樣地，內(nèi)部時鐘生成部12包含NAND電路121 (第I邏輯電路)、可變延遲器122、以及NOR電路123(第2邏輯電路)。NAND電路121在比較信號QP、QN為相互不同的電壓電平的情況下，將內(nèi)部信號SI設(shè)定為高電平；在比較信號QP、QN為相互相同的電壓電平(在此，高電平)的情況下，將內(nèi)部信號SI設(shè)定為低電平?？勺冄舆t器122對內(nèi)部信號SI的從高電平向低電平的轉(zhuǎn)變附加可變延遲時間之后，作為內(nèi)部信號S2而輸出。可變延遲器122的可變延遲時間是通過延遲控制信號SSS來控制的。例如，如圖6所示，可變延遲器122包含反相器INV4 ;串聯(lián)連接的pMOS晶體管MPl以及nMOS晶體管MNC、MN1 ;反相器INV5 ；nM0S晶體管MN2 ;以及反相器INV6。在該構(gòu)成中，延遲控制信號SSS的信號電平越低，內(nèi)部信號S12的下降延遲時間越長(即，可變延遲時間 變長)。NOR電路123在取樣時鐘S CK以及內(nèi)部信號S2的兩者均為低電平的情況下，將內(nèi)部時鐘ICK設(shè)定為高電平；在取樣時鐘SCK以及內(nèi)部信號S2中的至少一方為高電平的情況下，將內(nèi)部時鐘ICK設(shè)定為低電平?！矁?nèi)部時鐘生成部的動作〕其次，參照圖7，對內(nèi)部時鐘生成部12的動作進行說明。在取樣時鐘SCK為高電平的期間，NOR電路123的輸出信號(內(nèi)部時鐘ICK)維持為低電平。另外，比較信號QP、QN維持為高電平不變，NAND電路121的輸出信號(內(nèi)部信號SI)以及可變延遲器122的輸出信號(內(nèi)部信號S2)維持為低電平不變。在取樣時鐘SCK從高電平向低電平轉(zhuǎn)變時，取樣時鐘SCK以及內(nèi)部信號S2的兩者成為低電平，NOR電路123的輸出信號(內(nèi)部時鐘ICK)從低電平向高電平轉(zhuǎn)變。在內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變時，差動型鎖存比較器22根據(jù)模擬電壓Vs與基準電壓VREF的高低關(guān)系，使比較信號QP、QN從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變。在比較信號QP、QN向相互不同的電壓電平轉(zhuǎn)變時(比較器延遲時間TC經(jīng)過后)，NAND電路121的輸出信號(內(nèi)部信號SI)從低電平向高電平轉(zhuǎn)變。由此，內(nèi)部信號SlU S12、S13依次進行轉(zhuǎn)變，可變延遲器122的輸出信號(內(nèi)部信號S2)從低電平向高電平轉(zhuǎn)變，NOR電路123的輸出信號(內(nèi)部時鐘ICK)從高電平向低電平轉(zhuǎn)變。在內(nèi)部時鐘ICK從高電平向低電平轉(zhuǎn)變時，差動型鎖存比較器22使比較信號QP、QN從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變。在比較信號QP、QN向相互相同的電壓電平轉(zhuǎn)變時，NAND電路121的輸出信號(內(nèi)部信號SI)從高電平向低電平轉(zhuǎn)變。由此，內(nèi)部信號S11、S12、S13依次進行轉(zhuǎn)變，可變延遲器122的輸出信號(內(nèi)部信號S2)從高電平向低電平轉(zhuǎn)變。在此，對內(nèi)部信號S2的從高電平向低電平的轉(zhuǎn)變而附加可變延遲時間TD(內(nèi)部信號S 12的下降延遲時間)。在內(nèi)部信號S2從高電平向低電平轉(zhuǎn)變時，NOR電路123的輸出信號(內(nèi)部時鐘ICK)從低電平向高電平轉(zhuǎn)變。如此，在取樣時鐘SCK的低電平期間，當內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變后，經(jīng)過了包含比較器延遲時間TC在內(nèi)的延遲時間時，內(nèi)部時鐘ICK從高電平向低電平轉(zhuǎn)變。另外，當內(nèi)部時鐘ICK從高電平向低電平轉(zhuǎn)變后，經(jīng)過了包含可變延遲時間TD在內(nèi)的延遲時間時，內(nèi)部時鐘ICK從低電平向高電平轉(zhuǎn)變。S卩，內(nèi)部時鐘ICK的高電平期間Tl包含比較器延遲時間TC，內(nèi)部時鐘ICK的低電平期間T2包含可變延遲時間TD。其次，在取樣時鐘SCK的低電平期間，內(nèi)部時鐘ICK的第η個(在此，η = 4)的下降沿產(chǎn)生時，取樣時鐘生成部11使取樣時鐘SCK從低電平向高電平轉(zhuǎn)變。由此，NOR電路123的輸出信號(內(nèi)部時鐘ICK)維持低電平不變?！惭舆t控制部〕延遲控制部13按照使取樣時鐘SCK的高電平期間Ts相對于基準時鐘RCK的周期Tck的比例(以下，表述為“期間比例Ts/Tck”)接近預(yù)先確定的比例(X% )的方式，對內(nèi)部時鐘生成部12中的可變延遲時間進行控制。例如，如圖8所示，延遲控制部13包含電壓生成部131、以及比例控制部132。
電壓生成部131按照使控制電壓VC的電壓電平相對于取樣時鐘SCK的高電平(在此，電源電壓Vdd)的比例(以下，表述為“電壓比例VC/Vdd”)成為預(yù)先確定的比例(x%)的方式來生成控制電壓VC。例如，電壓生成部131包含在電源節(jié)點(施加電源電壓Vdd的節(jié)點)與接地節(jié)點(施加接地電壓Vss的節(jié)點)之間串聯(lián)連接的電阻元件R1、R2。通過電阻元件R1、R2的分阻來生成控制電壓VC。此外，在此，電阻元件R2的電阻值能夠通過控制信號CTRL進行變更。即，通過控制信號CTRL能夠變更電壓比例VC/Vdd (預(yù)先確定的比例(X% ))。比例控制部132按照使取樣時鐘S CK的DC電平(在此，中間電壓SDC)接近控制電壓VC的電壓電平的方式，對延遲控制信號SSS(用于對內(nèi)部時鐘生成部12中的可變延遲時間進行控制的信號)的信號電平進行增減。例如，比例控制部132包含電阻元件R3、電容元件Cl、以及差動放大器AMP。在圖8所示的構(gòu)成中，對差動放大器AMP的反相輸入端子(-)以及非反相輸入端子⑴分別提供中間電壓SDC(與取樣時鐘SCK的累積平均電力相當?shù)碾妷?以及控制電壓VC。另外，由于差動放大器AMP的反相輸入端子以及非反相輸入端子被假設(shè)短接，從而按照使在取樣時鐘SCK的高電平期間對電容Cl所充電的電荷量(充電電荷量)與在取樣時鐘SCK的低電平期間從電容Cl所放電的電荷量(放電電荷量)相互成為相等的方式控制延遲控制信號SSS的信號電平。在此，將充電電荷量設(shè)為“Q1”，將放電電荷量設(shè)為“Q2”時，能夠表示為式I、式2，即Ql = TsX (Vdd-VC)/R3 …[式 I]Q2 = (Tck-Ts) XVC/R3 …[式 2]另外，由于按照Ql = Q2的方式控制延遲控制信號SSS的信號電平，所以能夠表示為式3，即Ts X (Vdd-VC) /R3 = (Tck-Ts) XVC/R3…[式 3]對[式3]進行整理，可獲得下述式4。Ts/Tck = VC/Vdd…[式 4]通過[式4]可知期間比例Ts/Tck與電壓比例VC/Vdd對應(yīng)。因而，按照使中間電壓SDC的DC電平(S卩，取樣時鐘SCK的DC電平)接近控制電壓VC的電壓電平的方式對延遲控制信號SSS的信號電平進行增減，由此，如圖9那樣，能夠使期間比例Ts/Tck接近電壓比例VC/Vdd(預(yù)先確定的比例(X% ))。例如，在期間比例Ts/Tck比電壓比例VC/Vdd大的情況下，中間電壓SDC的DC電平較之控制電壓VC的電壓電平而變高。在該情況下，比例控制部132使延遲控制信號SSS的信號電平降低。由此，內(nèi)部時鐘生成部12中的可變延遲時間TD變長，內(nèi)部時鐘ICK的低電平期間T2變長。其結(jié)果是，取樣時鐘SCK的高電平期間Ts變短，期間比例Ts/Tck變小。此外,在差動放大器AMP具有理想的放大特性的情況下(例如,差動放大器AMP的增益為無限的情況下)，中間電壓SDC的電壓電平在控制電壓VC的電壓電平處穩(wěn)定下來。即，中間電壓SDC與控制電壓VC完全一致。另一方面，在差動放大器AMP不具有理想的放大特性的情況下(例如，差動放大器AMP的增益為有限的情況下)，中間電壓SDC的波形，如圖9所示那樣，成為將控制電壓VC的電壓電平設(shè)為DC電平的三角波形。如上所述，在內(nèi)部時鐘ICK的η個高電平期間的各個中，包含有比較器延遲時間TC，由此，能夠在內(nèi)部時鐘ICK的η個高電平期間Tl的各個中確保比較時間(差動型鎖存比較器22進行的比較處理所需的時間)。 另外，通過按照使期間比例Ts/Tck接近預(yù)先確定的比例(X% )的返方式控制可變延遲時間TD，能夠確保取樣時鐘SCK的高電平期間Ts，并且能夠?qū)?nèi)部時鐘ICK的η個高電平期間Tl收納在取樣時鐘SCK的低電平期間內(nèi)。并且，能夠?qū)娜訒r鐘SCK的低電平期間減去內(nèi)部時鐘ICK的η個高電平期間Tl而獲得的剩余期間(Tck-Ts-nXTl)，按內(nèi)部時鐘ICK的(n_l)個低電平期間T2而大致均等地分配。由此，內(nèi)部時鐘ICK的(η-I)個低電平期間T2的各個中，能夠易于確保電荷再分配時間(電容DA變換器21進行的電荷再分配處理所需的時間)。(比例控制)另外，如圖10所示，通過根據(jù)控制信號CTRL來變更電壓比例VC/Vdd( S卩，預(yù)先確定的比例(x% ))，能夠變更期間比例Ts/Tck。即，能夠調(diào)整取樣時鐘SCK的高電平期間Ts。由此，能夠與逐次逼近型AD變換器20的規(guī)格(例如，取樣處理中的安置時間等)對應(yīng)地適當設(shè)定取樣時鐘SCK的高電平期間Ts。此外，預(yù)先確定的比例(X%)也可以是固定的。例如，電阻R2也可以是固定電阻。(取樣時鐘生成部的變形例)另外，時鐘生成電路10也可以取代圖I所示的取樣時鐘生成部11而具備圖11所示的取樣時鐘生成部11a。取樣時鐘生成部Ila取代圖I所示的計數(shù)器111，而包含可變計數(shù)器111a。可變計數(shù)器Illa包含反相器INV1、INV2 ;縱級聯(lián)的m個雙穩(wěn)態(tài)多諧振蕩器FFl FFm ;選擇器SEL ；以及雙穩(wěn)態(tài)多諧振蕩器FFS。反相器INVl將取樣時鐘SCK的反相信號提供給雙穩(wěn)態(tài)多諧振蕩器FFl FFm的復(fù)位端子。反相器INV2將內(nèi)部時鐘ICK的反相信號提供給雙穩(wěn)態(tài)多諧振蕩器FFl FFm、FFS的時鐘端子。雙穩(wěn)態(tài)多諧振蕩器FFl FFm與內(nèi)部時鐘ICK的反相信號的上升沿(即，內(nèi)部時鐘ICK的下降沿)同步地，取入并保持電源電壓Vdd (或者，前級的雙穩(wěn)態(tài)多諧振蕩器的輸出信號)。選擇器SEL響應(yīng)選擇控制信號S CTL，選擇雙穩(wěn)態(tài)多諧振蕩器FFl FFm的輸出信號Pl Pm的任意一個。雙穩(wěn)態(tài)多諧振蕩器FFS與內(nèi)部時鐘ICK的反相信號的上升沿同步地，取入并保持從輸出信號Pl Pm中由選擇器SEL所選擇的輸出信號。
例如，在通過選擇器SEL而選擇了第4個輸出信號P4的情況下，如圖12A那樣，內(nèi)部時鐘ICK的脈沖數(shù)(高電平期間Tl的個數(shù))成為“5個”，在通過選擇器SEL而選擇了第
3個輸出信號P3的情況下，如圖12B那樣，內(nèi)部時鐘ICK的脈沖數(shù)成為“4個”。如上所述，通過選擇控制信號SCTL，能夠調(diào)整內(nèi)部時鐘ICK的脈沖數(shù)。由此，能夠根據(jù)逐次逼近型AD變換器20的規(guī)格(例如，逐次逼近型AD變換器20的比特數(shù))來設(shè)定內(nèi)部時鐘ICK的脈沖數(shù)。(逐次逼近型AD變換器的變形例)時鐘生成電路10也可以適用于圖13那樣的差動型的逐次逼近型AD變換器20a。圖13所示的逐次逼近型AD變換器20a是將電壓電平相互互補地變化的模擬信號Vinp、Vinn的差電壓變換為η比特(在此，η = 4)的數(shù)字信號的變換器，具備電容DA變換器21Ρ、21Ν;以及差動型鎖存比較器22。電容DA變換器21Ρ、21Ν具有與圖I所示的電容DA變換器21相同的構(gòu)成。電容DA變換器2IP的控制部211根據(jù)比特值DB來對控制電壓Vl V4 進行控制，電容DA變換器21Ν的控制部211根據(jù)比特值DBa (比特值DB的反相值)對控制電壓Vl V4進行控制。在取樣時鐘S CK的高電平期間Ts中，電容DA變換器21Ρ、21Ν分別蓄積與模擬信號Vinp、Vinn的信號電平相應(yīng)的電荷,對與模擬信號Vinp、Vinn的信號電平相應(yīng)的模擬電壓Vsp、Vsn進行取樣。在內(nèi)部時鐘ICK的高電平期間Tl中，差動型鎖存比較器22根據(jù)模擬電壓Vsp、Vpn的高低關(guān)系而使比較信號QP、QN向相互不同的電壓電平轉(zhuǎn)變，并且將與比較信號QP、QN相應(yīng)的比特值DB作為數(shù)字信號而輸出。在內(nèi)部時鐘ICK的低電平期間T2中，差動型鎖存比較器22使比較信號QP、QN向相互相同的電壓電平轉(zhuǎn)變，且維持比特值DB。電容DA變換器21P、21N分別按照使模擬電壓Vsp、Vpn相互接近的方式，與比特值DB、DBa對應(yīng)地，對電容DA變換器21P、21N中蓄積的電荷進行控制(參照圖14)。此外，時鐘生成電路10也可以適用于具有非圖I或圖13所示的構(gòu)成的其他的構(gòu)成的逐次逼近型AD變換器。產(chǎn)業(yè)上的利用可能性如上所述，上述時鐘生成電路作為逐次逼近型AD變換器用的時鐘生成電路是有用的。附圖標號說明10時鐘生成電路11取樣時鐘生成部12內(nèi)部時鐘生成部13延遲控制部20逐次逼近型AD變換器21電容DA變換器22差動型鎖存比較器111計數(shù)器112計數(shù)器控制部121NAND 電路122可變延遲器
123NOR 電路131電壓生成部132比例控制部Ila取樣時鐘生成部
Illa可變計數(shù)器20a逐次逼近型AD變換器2 Ip、2 In 電容DA變換器
權(quán)利要求
1.一種時鐘生成電路，其是生成逐次逼近型AD變換器中所利用的取樣時鐘以及內(nèi)部時鐘的電路，所述逐次逼近型AD變換器將電壓電平相互互補地變化的第I模擬信號及第2模擬信號變換為η比特的數(shù)字信號，且具備第I電容DA變換器及第2電容DA變換器、以及差動型鎖存比較器，其中，η彡2， 所述時鐘生成電路具備 取樣時鐘生成部,其生成所述取樣時鐘； 內(nèi)部時鐘生成部,其生成所述內(nèi)部時鐘；以及 延遲控制部， 在所述取樣時鐘為第I電壓電平的期間，所述第I電容DA變換器及第2電容DA變換器分別蓄積與所述第I模擬信號及第2模擬信號的信號電平相應(yīng)的電荷，對與該第I模擬信號及第2模擬信號的信號電平相應(yīng)的第I模擬電壓及第2模擬電壓進行分別取樣，在所述內(nèi)部時鐘為第I電壓電平的期間，所述差動型鎖存比較器與所述第I模擬電壓及第2模擬電壓的高低關(guān)系對應(yīng)地使第I比較信號及第2比較信號向相互不同的電壓電平進行變化，并且輸出與所述第I比較信號及第2比較信號相應(yīng)的比特值作為所述數(shù)字信號，在所述內(nèi)部時鐘為第2電壓電平的期間，所述差動型鎖存比較器使所述第I比較信號及第2比較信號向相互相同的電壓電平進行變化，并且維持所述比特值，所述第I電容DA變換器及第2電容DA變換器按照使所述第I模擬電壓及第2模擬電壓相互接近的方式，分別與所述比特值對應(yīng)地對該第I電容DA變換器及第2電容DA變換器中蓄積的電荷進行控制， 所述取樣時鐘生成部， 當對所述逐次逼近型AD變換器的取樣周期進行規(guī)定的基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；并且 在所述取樣時鐘為第2電壓電平的期間，當所述內(nèi)部時鐘的從第I電壓電平至第2電壓電平的轉(zhuǎn)變發(fā)生η次時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變， 所述內(nèi)部時鐘生成部， 在所述取樣時鐘為第I電壓電平的期間，使所述內(nèi)部時鐘維持第2電壓電平；當所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變； 在所述取樣時鐘為第2電壓電平的期間，當所述第I比較信號及第2比較信號從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；在所述第I比較信號及第2比較信號從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變時，在經(jīng)過了可變延遲時間之后，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變， 所述延遲控制部對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制，以使得所述取樣時鐘為第I電壓電平的期間相對于所述基準時鐘的周期的比例接近預(yù)先確定的比例。
2.一種時鐘生成電路，其是生成逐次逼近型AD變換器中所利用的取樣時鐘以及內(nèi)部時鐘的電路，所述逐次逼近型AD變換器將模擬信號變換為η比特的數(shù)字信號，且具備電容DA變換器、以及差動型鎖存比較器，其中，η彡2， 所述時鐘生成電路具備取樣時鐘生成部,其生成所述取樣時鐘； 內(nèi)部時鐘生成部,其生成所述內(nèi)部時鐘；以及 延遲控制部， 在所述取樣時鐘為第I電壓電平的期間，所述電容DA變換器蓄積與所述模擬信號的信號電平相應(yīng)的電荷，對與該模擬信號的信號電平相應(yīng)的模擬電壓進行取樣， 在所述內(nèi)部時鐘為第I電壓電平的期間，所述差動型鎖存比較器根據(jù)基準電壓與所述模擬電壓的高低關(guān)系，使第I比較信號及第2比較信號向相互不同的電壓電平進行變化，并且輸出與所述第I比較信號及第2比較信號相應(yīng)的比特值作為所述數(shù)字信號， 在所述內(nèi)部時鐘為第2電壓電平的期間，所述差動型鎖存比較器使所述第I比較信號及第2比較信號向相互相同的電壓電平進行變化，并且維持所述比特值，所述電容DA變換器按照使所述模擬電壓接近所述基準電壓的方式，與所述比特值對應(yīng)地對該電容DA變換器中蓄積的電荷進行控制， 所述取樣時鐘生成部， 當對所述逐次逼近型AD變換器的取樣周期進行規(guī)定的基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；并且 在所述取樣時鐘為第2電壓電平的期間，當所述內(nèi)部時鐘的從第I電壓電平至第2電壓電平的轉(zhuǎn)變發(fā)生η次時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變， 所述內(nèi)部時鐘生成部， 在所述取樣時鐘為第I電壓電平的期間，使所述內(nèi)部時鐘維持第2電壓電平；當所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變； 在所述取樣時鐘為第2電壓電平的期間，當所述第I比較信號及第2比較信號從相互相同的電壓電平向相互不同的電壓電平轉(zhuǎn)變時，使所述內(nèi)部時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變；在所述第I比較信號及第2比較信號從相互不同的電壓電平向相互相同的電壓電平轉(zhuǎn)變時，在經(jīng)過了可變延遲時間之后，使所述內(nèi)部時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變， 所述延遲控制部對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制，以使得所述取樣時鐘為第I電壓電平的期間相對于所述基準時鐘的周期的比例接近預(yù)先確定的比例。
3.根據(jù)權(quán)利要求I或者2所述的時鐘生成電路，其特征在于， 所述內(nèi)部時鐘生成部具備 第I邏輯電路，其在所述第I比較信號及第2比較信號為相互不同的電壓電平的情況下，將第I內(nèi)部信號設(shè)定為第I電壓電平，在所述第I比較信號及第2比較信號為相互相同的電壓電平的情況下，將所述第I內(nèi)部信號設(shè)定為第2電壓電平； 可變延遲器，其對所述第I內(nèi)部信號的從第I電壓電平向第2電壓電平的轉(zhuǎn)變附加所述可變延遲時間之后，作為第2內(nèi)部信號而輸出；以及 第2邏輯電路，其在所述取樣時鐘以及所述第2內(nèi)部信號的兩者為第2電壓電平的情況下，將所述內(nèi)部時鐘設(shè)定為第I電壓電平，在所述取樣時鐘以及所述第2內(nèi)部信號中的至少一者為第I電壓電平的情況下，將所述內(nèi)部時鐘設(shè)定為第2電壓電平。
4.根據(jù)權(quán)利要求I 3中任意一項所述的時鐘生成電路，其特征在于，所述延遲控制部包括 電壓生成部，其按照使控制電壓的電壓電平相對于所述取樣時鐘的第I電壓電平的比例成為所述預(yù)先確定的比例的方式來生成所述控制電壓；以及 比例控制部，其按照使所述取樣時鐘的DC電平接近所述控制電壓的電壓電平的方式對所述內(nèi)部時鐘生成部中的所述可變延遲時間進行控制。
5.根據(jù)權(quán)利要求I 4中任意一項所述的時鐘生成電路，其特征在于， 所述取樣時鐘生成部包括 計數(shù)器，其在所述取樣時鐘為第2電壓電平的期間，對所述內(nèi)部時鐘的從第I電壓電平向第2電壓電平的轉(zhuǎn)變次數(shù)進行計數(shù)，當所述轉(zhuǎn)變次數(shù)達到所述η時，使所述取樣時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變；以及 計數(shù)器控制部，其在所述基準時鐘從第2電壓電平向第I電壓電平轉(zhuǎn)變時，使所述取樣時鐘從第I電壓電平向第2電壓電平轉(zhuǎn)變。
6.根據(jù)權(quán)利要求I 5中任意一項所述的時鐘生成電路,其特征在于， 能夠?qū)︻A(yù)先確定的所述比例進行可變控制。
7.根據(jù)權(quán)利要求I 6中任意一項所述的時鐘生成電路，其特征在于， 能夠?qū)λ靓沁M行可變控制。
全文摘要
時鐘生成部(11)在時鐘(RCK)向第1電壓電平轉(zhuǎn)變時，使時鐘(SCK)向第2電壓電平轉(zhuǎn)變，在時鐘(ICK)的從第1電壓電平向第2電壓電平的轉(zhuǎn)變發(fā)生n次時，使時鐘(SCK)向第1電壓電平轉(zhuǎn)變。時鐘生成部(12)在時鐘(SCK)向第2電壓電平轉(zhuǎn)變時，使時鐘(ICK)向第1電壓電平轉(zhuǎn)變，在比較信號(QP、QN)向相互不同的電壓電平轉(zhuǎn)變時，使時鐘(ICK)向第2電壓電平轉(zhuǎn)變，在比較信號(QP、QN)向相互相同的電壓電平轉(zhuǎn)變時起經(jīng)過了可變延遲時間后，使時鐘(ICK)向第1電壓電平轉(zhuǎn)變。延遲控制部(13)對時鐘生成部(12)的可變延遲時間進行控制，以使得時鐘(SCK)的第1電壓電平期間相對于時鐘(RCK)的周期的比例接近預(yù)先確定的比例。
文檔編號H03M1/38GK102823140SQ20108006579
公開日2012年12月12日 申請日期2010年10月13日 優(yōu)先權(quán)日2010年3月29日
發(fā)明者崎山史朗, 松本秋憲, 德永祐介, 桑原一郎 申請人:松下電器產(chǎn)業(yè)株式會社