異步逐次逼近型模數(shù)轉(zhuǎn)換器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于模擬或模數(shù)混合的集成電路技術(shù)領(lǐng)域，特別是涉及一種異步逐次逼近型寄存器的高速異步逐次逼近型模數(shù)轉(zhuǎn)換器。
【背景技術(shù)】
[0002]近些年數(shù)字技術(shù)的飛速發(fā)展導(dǎo)致了各種系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度要求也越來(lái)越高，其中，逐次逼近型模數(shù)轉(zhuǎn)換器因其結(jié)構(gòu)簡(jiǎn)單、面積小、功耗利用率高而廣泛應(yīng)用于各個(gè)領(lǐng)域。然而，傳統(tǒng)的異步逐次逼近型寄存器結(jié)構(gòu)簡(jiǎn)單，在較高的工作頻率下，由于D觸發(fā)器串聯(lián)工作造成的時(shí)間延遲壓縮了模數(shù)轉(zhuǎn)換器的建立時(shí)間，影響模數(shù)轉(zhuǎn)換器的整體性能，傳統(tǒng)的異步逐次逼近型寄存器在更高的頻率下不能滿足工作需求。
[0003]目前，傳統(tǒng)的異步逐次逼近型模數(shù)轉(zhuǎn)換器的環(huán)路原理圖，如圖1所示，2N個(gè)D觸發(fā)器DFFl，其中，所述D觸發(fā)器DFFl的S端為復(fù)位端，當(dāng)其S端的電壓為高電平時(shí)，其輸出端Q為低電平；當(dāng)其S端電壓為低電平時(shí)，所述D觸發(fā)器DFFl的時(shí)鐘端在接收到上升沿脈沖時(shí)，將其輸入端(即D端)的電平傳輸?shù)絈端；其中，N個(gè)所述D觸發(fā)器DFFl的輸出端Q依次對(duì)應(yīng)連接另外N個(gè)所述D觸發(fā)器DFFl時(shí)鐘端。當(dāng)比較器的使能信號(hào)EN_COMP為低電平時(shí)，所述比較器COMP處于工作狀態(tài)；當(dāng)所述比較器的使能信號(hào)EN_C0MP為高電平時(shí)，所述比較器COMP處于復(fù)位狀態(tài)，且所述比較器的輸出端的輸出信號(hào)Outp與Outn均為高電平。
[0004]如圖2所示，為傳統(tǒng)的異步逐次逼近型模數(shù)轉(zhuǎn)換器的整體時(shí)序圖，其中，當(dāng)采集信號(hào)Clks為高電平時(shí)，兩個(gè)采樣開(kāi)關(guān)K均導(dǎo)通，第一兩個(gè)電容陣列DAC_P與第二兩個(gè)電容陣列DAC_N分別對(duì)輸入信號(hào)Vinp與輸入信號(hào)Vinn進(jìn)行采樣，此時(shí)，第一個(gè)至第N個(gè)D觸發(fā)器DFFl的S端為高電平，則其輸出端依次產(chǎn)生的多個(gè)第一輸出信號(hào)Clki (Clkl至ClkN)均為低電平，由于多個(gè)所述第一輸出信號(hào)Clki依次連接第N+1個(gè)至第2N個(gè)D觸發(fā)器DFFl的時(shí)鐘端，且第N+1至第2N個(gè)D觸發(fā)器DFFl的S端均連接所述脈沖信號(hào)Clks，其輸出端依次輸出多個(gè)第二輸出信號(hào)Di (Dl至DN)均為低電平，第二控制信號(hào)ST也為低電平。當(dāng)脈沖信號(hào)Clks由高電平變?yōu)榈碗娖胶螅蓸咏Y(jié)束后，同時(shí)，所有所述D觸發(fā)器DFFl退出復(fù)位狀態(tài)，此時(shí)或門(mén)OR的四個(gè)輸入端均為低電平，所以EN_C0MP變?yōu)榈碗娖剑霰容^器COMP開(kāi)始第一次比較，同時(shí)，經(jīng)過(guò)延遲模塊DLYl的延遲，第二控制信號(hào)ST由低電平變?yōu)楦唠娖?。所述比較器的第一次比較結(jié)束后，第一控制信號(hào)Valid由低電平變?yōu)楦唠娖?，第一輸出信?hào)Clkl由低電平變?yōu)楦唠娖?，其余所述第一輸出信?hào)Clk2至第一輸出信ClkN仍然保持低電平，第一輸出信號(hào)Clkl的上升沿將輸入端D的比較結(jié)果轉(zhuǎn)換成第二輸出信號(hào)D1，其余所述第二輸出信號(hào)D2到DN仍然保持為低電平。為了保證所述第一輸出信號(hào)Clkl的上升沿來(lái)臨時(shí)，所述D觸發(fā)器DFFl能正確讀取所述比較器COMP的輸出結(jié)果，需要在所述第一控制信號(hào)Valid和或門(mén)之間加入一個(gè)時(shí)間延遲模塊DLY，使得第N+1至第2N個(gè)所述D觸發(fā)器DFFl將所述比較器的輸出結(jié)果讀取之后，所述比較器COMP再進(jìn)入復(fù)位狀態(tài)，此后，所述第一控制信號(hào)Valid由高電平變?yōu)榈碗娖?。由于延遲模塊DLYl的存在，第二控制信號(hào)ST仍然保持高電平，所述比較器COMP將會(huì)保持在復(fù)位狀態(tài)一段時(shí)間，與此同時(shí)，第一電容陣列DAC_P和第二電容陣列DAC_N的電壓V+和V-受多個(gè)所處第二輸出信號(hào)Di (Dl到DN)的控制，根據(jù)所述轉(zhuǎn)換結(jié)果Di調(diào)節(jié)所述電容陣列的電壓大小，當(dāng)V+和V-建立完成后，第二控制信號(hào)ST經(jīng)過(guò)一段時(shí)間的延遲也變?yōu)榈碗娖?，EN_COMP變?yōu)榈碗娖剑霰容^器COMP開(kāi)始第二次比較。以此規(guī)律進(jìn)行N次比較后，多個(gè)所述第二輸出信號(hào)Dl到DN的值逐次都被刷新且只刷新一次，并保持刷新后的值，本次逐次逼近過(guò)程完成，第一輸出信號(hào)ClkN由低電平變?yōu)楦唠娖?，所述比較器再次進(jìn)入復(fù)位狀態(tài)，并一直保持在復(fù)位狀態(tài)。直到下一個(gè)采樣周期開(kāi)始，采樣信號(hào)Clks再次由低電平變?yōu)楦唠娖?，同時(shí)將多個(gè)所處第一輸出信號(hào)ClkUClkl到ClkN)復(fù)位為低電平，同時(shí)將多個(gè)所述第二輸出信號(hào)Di (Dl到DN)復(fù)位為低電平。
[0005]現(xiàn)在來(lái)分析每個(gè)比較周期中的時(shí)間延遲情況，如圖3所示，將傳統(tǒng)異步逐次逼近型模數(shù)轉(zhuǎn)換器的工作時(shí)序放大圖；設(shè)D觸發(fā)器DFFl的延時(shí)間為tDFF，設(shè)延遲模塊DLYl的延時(shí)的時(shí)間為tDLYl，所述比較器每一次比較，經(jīng)過(guò)兩個(gè)觸發(fā)器DFFl的延遲時(shí)間為tdl，經(jīng)過(guò)延遲模塊DLYl延遲的時(shí)間為td2，延遲時(shí)間分別表示為如下:
[0006]tdl = 2tDFF (I)
[0007]td2 = tDLYl (2)
[0008]通過(guò)對(duì)傳統(tǒng)異步逐次逼近型模數(shù)轉(zhuǎn)換器工作原理的描述和對(duì)兩個(gè)延遲時(shí)間的具體量化，至少存在以下三個(gè)缺點(diǎn):
[0009]第一，由于比較器每一次比較都會(huì)出現(xiàn)一個(gè)tdl的延遲，一個(gè)采樣周期內(nèi)所述比較器N次比較造成的延遲時(shí)間為N tdl，增大了整個(gè)轉(zhuǎn)換時(shí)間的延遲，降低了整個(gè)模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度。
[0010]第二，在某些比較周期中，當(dāng)所述比較器V+和V-的電壓建立較慢時(shí)，所述設(shè)延遲模塊DLYl延遲的時(shí)間較大，會(huì)使得第一控制信號(hào)Valid由高電平變?yōu)榈碗娖胶?，第二控制信?hào)ST可能仍然沒(méi)有由低電平變?yōu)楦唠娖?，造成使能信?hào)EN_COMP本應(yīng)該為高電平的時(shí)候，出現(xiàn)一個(gè)時(shí)間長(zhǎng)度的td的低電平毛刺，如圖4所示，所述使能信號(hào)EN_COMP出現(xiàn)低電平毛刺的時(shí)序圖，從而使比較器工作在復(fù)位狀態(tài)，降低整個(gè)模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度。
[0011]第三，由于圖1中第一控制信號(hào)Valid傳輸路徑上延遲模塊DLY的存在，造成提供給所述比較器COMP的復(fù)位時(shí)間縮短了 tr，如圖5所示，為所述比較器COMP復(fù)位時(shí)間被壓縮的時(shí)序圖，在所述比較器COMP的輸出幅度較大時(shí)，可能造成所述比較器的復(fù)位不完全，從而造成所述比較器工作在錯(cuò)誤狀態(tài)。

【發(fā)明內(nèi)容】

[0012]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種異步逐次逼近型模數(shù)轉(zhuǎn)換器，用于解決傳統(tǒng)技術(shù)中異步逐次逼近型模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速度慢的問(wèn)題。
[0013]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種異步逐次逼近型模數(shù)轉(zhuǎn)換器，包括:
[0014]模數(shù)轉(zhuǎn)換器，適于根據(jù)采樣信號(hào)導(dǎo)通采樣開(kāi)關(guān)，且當(dāng)采樣開(kāi)關(guān)閉合時(shí)，獲取兩個(gè)輸入信號(hào)；
[0015]比較器，適于比較兩個(gè)所述輸入信號(hào)的電壓值，生成相應(yīng)的比較結(jié)果，并將所述比較結(jié)果轉(zhuǎn)化成第一控制信號(hào)，其中，所述比較器每比較一次，所述第一控制信號(hào)為上升沿脈沖信號(hào)；
[0016]順序脈沖發(fā)生器，適于根據(jù)所述采樣信號(hào)和所述第一控制信號(hào)產(chǎn)生多個(gè)第一輸出信號(hào)，還適于當(dāng)接收到為上升沿脈沖的第一控制信號(hào)時(shí)，控制多個(gè)所述第一輸出信號(hào)的電平從高位到低位依次由低電平變?yōu)楦唠娖剑?br>[0017]異步逐次逼近型寄存器，適于當(dāng)所述第一控制信號(hào)為上升沿脈沖信號(hào)時(shí)，根據(jù)所述比較結(jié)果與所述第一輸出信號(hào)共同觸發(fā)，產(chǎn)生多個(gè)第二輸出信號(hào)，并根據(jù)所述第一輸出信號(hào)中的上升沿脈沖依次鎖存被觸發(fā)的第二輸出信號(hào)，將所述第二輸出信號(hào)輸出到所述模數(shù)轉(zhuǎn)換器，根據(jù)所述第二輸出信號(hào)調(diào)節(jié)所述模數(shù)轉(zhuǎn)換器的兩個(gè)所述輸入信號(hào)電壓大??；
[0018]邏輯開(kāi)關(guān)控制器，包括延遲模塊，所述延遲模塊適用于產(chǎn)生下降沿延遲的第二控制信號(hào)，所述邏輯開(kāi)關(guān)控制器還適于將所述第一控制信號(hào)、最低位的第一輸出信號(hào)、所述第二控制信號(hào)與所述采樣信號(hào)進(jìn)行或運(yùn)算后產(chǎn)生使能信號(hào)，根據(jù)所述使能信號(hào)控制所述比較器是否處于工作狀態(tài)。
[0019]優(yōu)選地，所述延遲模塊為下降沿延遲模塊，所述下降沿延遲模塊的輸入端連接所述第一控制信號(hào)，所述下降沿延遲模塊的使能端連接所述第一輸出信號(hào)，所述下降沿延遲模塊輸出第二控制信號(hào)。
[0020]優(yōu)選地，所述下降沿延遲模塊包括一個(gè)反相器，N溝道MOS管N0、N1、N2、N3、N4、N5和N6，P溝道MOS管PO、P1、P2、P3、P4、P5和P6，下降沿延遲模塊的輸入端以及輸出端；所述反相器的輸入端連接所述第一輸出信號(hào)，所述反相器的輸出端連接所述P溝道MOS管PO的柵極，其源極連接電源VDD，所述P溝道MOS管PO的漏極連接所述P溝道MOS管Pl的源極；所述下降沿延遲模塊的輸入端分別連接所述P溝道MOS管Pl至P5的柵極和所述N溝道MOS管N6的柵極，所述P溝道MOS管P2的源極接電源VDD，所述P溝道MOS管P2至P5的漏極與源極之間依次串聯(lián)，所述P溝道MOS管P5的源極分別連接所述P溝道MOS管Pl的漏極和所述N溝道MOS管N6的漏極，且所述N溝道MOS管N6的源極接地；所述P溝道MOS管P6的源極連接電源VDD，所述N溝道MOS管N6的漏極分別連接所述P溝道MOS管P6的柵極與所述N溝道MOS管NI至N5的柵極，所述P溝道MOS管P6的漏極連接所述N溝道MOS管N5的源極，所述N溝道MOS管N2至N5的漏極與源極之間串聯(lián)，且所述N溝道MOS管N2的源極接地；所述下降沿延遲模塊的輸出端分別連接所述N溝道MOS管NI的漏極與所述N溝道MOS管N5的漏極，所述N溝道MOS管NI的源極連接所述N溝道MO