專利名稱：基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于高性能模數(shù)轉(zhuǎn)換的技術(shù)領(lǐng)域，特別是指一種基于多比特串行轉(zhuǎn)換的逐 次逼近模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
隨著無線通信技術(shù)的迅猛發(fā)展和人們對(duì)電子消費(fèi)產(chǎn)品的巨大需求，快速推動(dòng)了 手持式無線移動(dòng)設(shè)備終端集成越來越多的功能，如數(shù)字多媒體廣播接收、GPRS(General Packet Radio Service,GPRS)個(gè)人導(dǎo)航與定位等，這給人們的生活提供了非常便捷和豐富 的服務(wù)。在無線局域網(wǎng)(Wireless LAN，WLAN)等芯片中，需要采用模數(shù)轉(zhuǎn)換器將射頻前端的 模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，為了保證信號(hào)的質(zhì)量要求模數(shù)轉(zhuǎn)換器的采樣速率達(dá)到幾十MS/s 到上百M(fèi)S/s、精度在10-12比特左右。隨著市場(chǎng)競(jìng)爭(zhēng)越來越激烈，除了實(shí)現(xiàn)上述最基本的性 能外，成本成為芯片產(chǎn)品能否在市場(chǎng)上站穩(wěn)腳跟的重要因素之一，更長待機(jī)時(shí)間的無線移 動(dòng)設(shè)備終端非常受用戶的歡迎，更小的芯片面積、更低的功耗的寬帶模數(shù)轉(zhuǎn)換器面臨著巨 大市場(chǎng)的需求。傳統(tǒng)上一般采用流水線模數(shù)轉(zhuǎn)換器(Pipelined ADC)實(shí)現(xiàn)中等采樣速率(幾十 MS/s到幾百M(fèi)S/s)、中等精度(10-12比特)的模數(shù)轉(zhuǎn)換功能。由于它的每一級(jí)都需要運(yùn)放 來保證余差信號(hào)的精確放大，對(duì)運(yùn)放的增益和帶寬都有很高的要求，因此功耗比較大。隨著 CMOS工藝的不斷發(fā)展，晶體管輸出電阻隨著特征尺寸不斷減小而不斷降低，為了提高運(yùn)放 的增益導(dǎo)致了大量額外功耗的增加。同時(shí)，為了保證電路的可靠性，電源電壓不得不降低， 信號(hào)的擺幅不斷減小，限制了流水線模數(shù)轉(zhuǎn)換器信噪比的提高。流水線型模數(shù)轉(zhuǎn)換器由于 內(nèi)在的電路構(gòu)成決定了它越來越難滿足手持式無線通信設(shè)備對(duì)低功耗、小尺寸的需求。^^^WikW&MMM^k^ (Successive Approximation Register Analog to Digital Converter, SAR ADC)主要由數(shù)模轉(zhuǎn)換器電容陣列、比較器和邏輯控制處理器組 成。比較器是逐次逼近模數(shù)轉(zhuǎn)換器內(nèi)部唯一有源的模擬單元電路，它通常由多級(jí)預(yù)放大器 和鎖存器級(jí)聯(lián)組成，預(yù)放大器將兩個(gè)輸入信號(hào)之差放大到鎖存器能夠有效識(shí)別的幅度，鎖 存器將通過正反饋對(duì)預(yù)放大器的輸出信號(hào)進(jìn)行比較。相比于流水線模數(shù)轉(zhuǎn)換器等應(yīng)用下的 運(yùn)算跨導(dǎo)放大器，比較器的預(yù)放大器工作在開環(huán)下，對(duì)增益、線性度等要求不高，通常每級(jí) 預(yù)放大器只有十幾個(gè)dB，因此功耗相對(duì)比較低。逐次逼近模數(shù)轉(zhuǎn)換器大部分電路功能在數(shù) 字域完成，隨著CMOS工藝尺寸的不斷減小，數(shù)字電路的工作速度越來越高、功耗越來越低， 因而逐次逼近模數(shù)轉(zhuǎn)換器在功耗和芯片面積方面具有越來越重要的優(yōu)勢(shì)。將逐次逼近模數(shù) 轉(zhuǎn)換器應(yīng)用到無線通信終端非常符合節(jié)約功耗和成本的策略，受到了國際重要研究機(jī)構(gòu)和 大公司的關(guān)注。逐次逼近模數(shù)轉(zhuǎn)換器的一個(gè)不足是完成一次N比特精度的數(shù)據(jù)轉(zhuǎn)換至少需要 (N+1)個(gè)工作周期，這種串行轉(zhuǎn)換方式極大的限制了工作速度的提高。為了改善這個(gè)不足， 主要兩種方式提高單元電路的工作速度，如改變數(shù)模轉(zhuǎn)換器電容陣列的充電方式，使得在 越來越短的工作周期內(nèi)滿足速度和精度的要求，但電路控制比較復(fù)雜、效率不高；采用混合模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，如在逐次逼近模數(shù)轉(zhuǎn)換器的基礎(chǔ)上引入流水線模數(shù)轉(zhuǎn)換器、閃存模數(shù)轉(zhuǎn) 換器(Flash ADC)、時(shí)間交織技術(shù)(Time-hterleaved)等，可以在一定程度上提高逐次逼 近模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率，但存在匹配性、參考電壓兼容性的問題。本發(fā)明提出了基于多比 特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，在傳統(tǒng)的逐次逼近模數(shù)轉(zhuǎn)換器串行轉(zhuǎn)換的基礎(chǔ)上每個(gè) 時(shí)鐘完成多比特?cái)?shù)據(jù)的轉(zhuǎn)換，逐次逼近模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率提高了近(1-1/B)，且電路實(shí) 現(xiàn)簡(jiǎn)單、控制靈活、可擴(kuò)展性強(qiáng)、功耗低。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，其可克 服逐次逼近模數(shù)轉(zhuǎn)換器串行轉(zhuǎn)換方式的不足，實(shí)現(xiàn)高速度逐次逼近模數(shù)轉(zhuǎn)換器。為達(dá)到上述目的，本發(fā)明提供的技術(shù)方案如下本發(fā)明提供一種一種基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，包括一個(gè)邏輯控制處理器；多組串接的DAC陣列及比較器組成采樣判決電路，該每一組比較器的輸出端與邏 輯控制處理器的輸入端連接；其中所述的多組中的DAC陣列的輸入端互連，該邏輯控制處理器的控制輸出端連 接至多組中的DAC陣列的控制輸入端。其中多組采樣判決電路的個(gè)數(shù)為2B-1，B為多比特串行轉(zhuǎn)換的位數(shù)。其中DAC陣列是電荷式重新分布DAC陣列。其中邏輯控制處理器在每個(gè)邏輯控制周期發(fā)出多比特控制信號(hào)，根據(jù)多組比較器 的比較結(jié)果輸出相應(yīng)位的轉(zhuǎn)換結(jié)果。該逐次逼近模數(shù)轉(zhuǎn)換器的工作周期符合如下公式T = (\ + —)CLK
B其中，N為逐次逼近模數(shù)轉(zhuǎn)換器的精度，CLK為逐次逼近模數(shù)轉(zhuǎn)換器時(shí)鐘周期。


為進(jìn)一步說明本發(fā)明的內(nèi)容及特點(diǎn)，以下結(jié)合附圖及實(shí)施例對(duì)本發(fā)明做一詳細(xì)描 述，其中圖1為本發(fā)明的結(jié)構(gòu)示意圖，其中B = 2 ；圖2為B = 2時(shí)多比特串行轉(zhuǎn)換逐次逼近模數(shù)轉(zhuǎn)換器的時(shí)序示意圖。
具體實(shí)施例方式請(qǐng)參閱圖1所示，本發(fā)明提供一種基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器， 包括一邏輯控制處理器10 ；多組串接的DAC陣列20及比較器30組成采樣判決電路，該每一組比較器30的輸 出端與邏輯控制處理器10的輸入端連接，所述多組采樣判決電路的個(gè)數(shù)為2B-1，B為多比 特串行轉(zhuǎn)換的位數(shù)。
所述DAC陣列20是電荷式重新分布DAC陣列，所述電荷式重新分布DAC陣列包括 N路由二進(jìn)制加權(quán)的電容和開關(guān)組成的支路、1路由一個(gè)與LSB電容等值的電容和開關(guān)組成 支路，每一個(gè)支路在邏輯控制處理器10的控制下通過開啟或者關(guān)斷開關(guān)對(duì)相應(yīng)支路的電 容進(jìn)行充電和放電，由電荷式重新分布DAC陣列輸出需要進(jìn)行比較的信號(hào)。所述的比較器由動(dòng)態(tài)比較器和失調(diào)電壓校準(zhǔn)電路組成，動(dòng)態(tài)比較器由動(dòng)態(tài)鎖存器 實(shí)現(xiàn)，失調(diào)電壓校準(zhǔn)電路是通過調(diào)節(jié)輸入晶體管的襯底偏置電壓消除動(dòng)態(tài)鎖存器的失調(diào)電 壓，既可以保證較低的功耗又可以保證較高的精度；其中所述的多組中的DAC陣列20的輸入端互連，該邏輯控制處理器10的控制輸 出端連接至多組中的DAC陣列20的控制輸入端。所述邏輯控制處理器10在每個(gè)邏輯控制周期發(fā)出多比特控制信號(hào)，根據(jù)多組比 較器30的比較結(jié)果輸出相應(yīng)位的轉(zhuǎn)換結(jié)果。該逐次逼近模數(shù)轉(zhuǎn)換器的工作周期符合如下公式
權(quán)利要求
1.一種基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，包括一個(gè)邏輯控制處理器；多組串接的DAC陣列及比較器組成采樣判決電路，該每一組比較器的輸出端與邏輯控 制處理器的輸入端連接；其中所述的多組中的DAC陣列的輸入端互連，該邏輯控制處理器的控制輸出端連接至 多組中的DAC陣列的控制輸入端。
2.據(jù)權(quán)利要求1所述的基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，其中多組采樣判 決電路的個(gè)數(shù)為2B-1，B為多比特串行轉(zhuǎn)換的位數(shù)。
3.據(jù)權(quán)利要求1所述的基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，其中DAC陣列是 電荷式重新分布DAC陣列。
4.根據(jù)權(quán)利要求2所述的基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，其中邏輯控制 處理器在每個(gè)邏輯控制周期發(fā)出多比特控制信號(hào)，根據(jù)多組比較器的比較結(jié)果輸出相應(yīng)位 的轉(zhuǎn)換結(jié)果。
5.根據(jù)權(quán)利1所述的基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，該逐次逼近模數(shù)轉(zhuǎn) 換器的工作周期符合如下公式T = (\ + ^)CLK其中，N為逐次逼近模數(shù)轉(zhuǎn)換器的精度，CLK為逐次逼近模數(shù)轉(zhuǎn)換器時(shí)鐘周期。
全文摘要
本發(fā)明提供一種基于多比特串行轉(zhuǎn)換的逐次逼近模數(shù)轉(zhuǎn)換器，包括一個(gè)邏輯控制處理器；多組串接的DAC陣列及比較器組成采樣判決電路，該每一組比較器的輸出端與邏輯控制處理器的輸入端連接；其中所述的多組中的DAC陣列的輸入端互連，該邏輯控制處理器的控制輸出端連接至多組中的DAC陣列的控制輸入端。其可克服逐次逼近模數(shù)轉(zhuǎn)換器串行轉(zhuǎn)換方式的不足，實(shí)現(xiàn)高速度逐次逼近模數(shù)轉(zhuǎn)換器。
文檔編號(hào)H03M1/38GK102118168SQ201110088088
公開日2011年7月6日 申請(qǐng)日期2011年4月8日 優(yōu)先權(quán)日2011年4月8日
發(fā)明者劉愛榮, 石寅 申請(qǐng)人:中國科學(xué)院半導(dǎo)體研究所