專利名稱：：時鐘產(chǎn)生器與時鐘產(chǎn)生方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)于產(chǎn)生一時鐘信號，尤其是關(guān)于一種用以產(chǎn)生與輸入時鐘具有非諧波關(guān)系輸出時鐘的時鐘產(chǎn)生器與相關(guān)的時鐘產(chǎn)生方法。
背景技術(shù)：
：隨著半導(dǎo)體技術(shù)的發(fā)展，單一電子裝置本身可支持越來越多的功能，舉例來說，多重射頻的整合型芯片產(chǎn)品(multi-radiocombo-chipproduct)可支持多個通訊協(xié)議，而所有的射頻振蕩器應(yīng)該要被適當(dāng)設(shè)計以避免彼此間的沖突，明確來說，好的隔離度是需要的，此外，還應(yīng)該要避免對應(yīng)不同射頻的振蕩器之間的注入牽引(injectionpulling)干擾，舉例來說，功率放大器(poweramplifier,PA)輸出的很強的諧波對于電感電容諧振振蕩器(LC-tankoscillator)所造成的牽引應(yīng)該要被避免；此外，對應(yīng)另一射頻的功率放大器輸出信號或本地振蕩信號對于電感電容諧振振蕩器所造成的牽引也應(yīng)該要被避免。因此，使得頻率規(guī)劃變的復(fù)雜以及本地振蕩器的設(shè)計變的困難，特別是在模擬電路中。假若采用了模擬的作法，則需要傳統(tǒng)的模擬功能模塊(例如分頻器及混波器)，以使得頻率偏移比率(frequencyoffsetratio)被限定為一個有理數(shù)，此外，還需要一電感電容諧振電路來抑制不想要的旁帶突波(side-bandspur)，因此也無可避免地會消耗很大的電路面積與電流。所以，需要一種創(chuàng)新的非諧波時鐘產(chǎn)生器(non-harmonicclockgenerator)，其可采用數(shù)字的實現(xiàn)方式，多個通過頻率轉(zhuǎn)換(frequencytranslation)來產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘，且另可采用自動校正程序來校正時鐘沿旋轉(zhuǎn)器的時序不匹配以對相位誤差進行補償。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的實施例提供了一種用以產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘的時鐘產(chǎn)生器與相關(guān)的時鐘產(chǎn)生方法，以解決上述時鐘沿旋轉(zhuǎn)器的時序不匹配的問題。一方面，本發(fā)明提供了一種時鐘產(chǎn)生器。該時鐘產(chǎn)生器包含有一振蕩器模塊、一延遲電路以及一輸出模塊。該振蕩器模塊用以提供具有多個相位的一第一時鐘。該延遲電路用以延遲該第一時鐘的該多個相位中的至少一個相位，以產(chǎn)生具有多個相位的一第二時鐘。該輸出模塊用以接收該第二時鐘并從該第二時鐘的該多個相位中選取信號以產(chǎn)生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。另一方面，本發(fā)明提供了一種時鐘產(chǎn)生器。該時鐘產(chǎn)生器包含有一振蕩器模塊以及一輸出模塊。該振蕩器模塊用以提供具有多個相位的一第二時鐘，且包含有一振蕩器電路，用以提供一第一時鐘；以及一延遲鎖定回路，用以依據(jù)該第一時鐘來產(chǎn)生該第二時鐘。該輸出模塊用以接收該第二時鐘，并從該第二時鐘之該多個相位中選取信號以產(chǎn)生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。再一方面，本發(fā)明提供了一種時鐘產(chǎn)生方法。該時鐘產(chǎn)生方法包含有提供具有多個相位的一第一時鐘；延遲該第一時鐘之該多個相位中的至少一個相位，以產(chǎn)生具有多個相位的一第二時鐘；以及從該第二時鐘的該多個相位中選取信號以產(chǎn)生一第三時鐘。該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。本發(fā)明的時鐘產(chǎn)生器與時鐘產(chǎn)生方法，用以產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘，以解決時鐘沿旋轉(zhuǎn)器的時序不匹配的問題。圖1為本發(fā)明的時鐘產(chǎn)生器的一實施例的結(jié)構(gòu)示意圖；圖2為本發(fā)明時鐘產(chǎn)生器的第一實施例的結(jié)構(gòu)示意圖；圖3為圖2所示的第一時鐘、第二時鐘、多路復(fù)用器輸出信號、第三時鐘以及控制信號的示意圖；圖4為本發(fā)明時鐘產(chǎn)生器的第二實施例的結(jié)構(gòu)示意圖；圖5為圖4所示的第一時鐘、第二時鐘、第四時鐘、第一多路復(fù)用器輸出信號、第三時鐘以及第二多路復(fù)用器輸出信號的示意圖；圖6為本發(fā)明時鐘產(chǎn)生器的第三實施例的結(jié)構(gòu)示意圖；圖7為圖6所示的第一時鐘、多個多路復(fù)用器輸出、第二時鐘以及第三時鐘的示意圖；圖8為本發(fā)明基于延遲鎖定回路的非諧波時鐘產(chǎn)生器的一實施例的結(jié)構(gòu)示意圖；圖9為圖8所示的第一時鐘、第二時鐘、多路復(fù)用器輸出信號以及第三時鐘的示意圖；圖10為本發(fā)明基于延遲鎖定回路的非諧波時鐘產(chǎn)生器的另一實施例的結(jié)構(gòu)示意圖；圖11為圖10所示的第一時鐘、第二時鐘以及第三時鐘的示意圖；圖12為本發(fā)明采用非諧波時鐘產(chǎn)生器且具有延遲校正的全數(shù)字鎖相回路的一實施例的結(jié)構(gòu)示意圖；圖13為延遲值被設(shè)定為一可調(diào)整延遲組件的延遲校正模擬結(jié)果的示意圖；圖14為延遲值被設(shè)定為另一可調(diào)整延遲組件的延遲校正模擬結(jié)果的示意圖。具體實施例方式在本發(fā)明說明書中使用了某些詞匯來指稱特定的組件。本領(lǐng)域的技術(shù)人員應(yīng)可理解，制造商可能會用不同的名詞來稱呼同樣的組件。本說明書并不以名稱的差異來作為區(qū)別組件的方式，而是以組件在功能上的差異來作為區(qū)別的基準(zhǔn)。在通篇說明書當(dāng)中所提及的「包含」為一開放式的用語，故應(yīng)解釋成「包含但不限定于」。此外，「耦接」一詞在本說明書中包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接連接于該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。依據(jù)本發(fā)明的實施例，用來產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘的頻率轉(zhuǎn)換由時鐘沿合成電路基于時鐘沿選擇(edgeselection)及延遲調(diào)整(delayadjustment)6來加以實現(xiàn)，舉例來說，新的時鐘沿可通過某一延遲機制(例如延遲線或延遲鎖定回路)來形成，而頻率偏移可通過選擇時鐘沿橫向模式(edgetransversalpattern)與適當(dāng)調(diào)整延遲量來加以設(shè)定。此外，不正確的延遲量設(shè)定或其他因素所造成的相位誤差/延遲不匹配可被本發(fā)明所提出的自動校正程序所偵測及校正。本發(fā)明所提出的非諧波時鐘產(chǎn)生器具有彈性的頻率規(guī)劃以避免突波干擾，因此可適用于任何想要的頻率比率，此外，由于采用了一個用以選擇各種時鐘相位的時鐘沿合成電路來取代現(xiàn)有模擬方法中需要額外濾波以移除混波所產(chǎn)生的突波成分以及需要消耗很大的電流與電路面積的模擬混波器，故本發(fā)明所提出的非諧波時鐘產(chǎn)生器會具有較為簡單的電路設(shè)計。本發(fā)明所提出的非諧波時鐘產(chǎn)生器可使用于無線通信的應(yīng)用中(例如多重射頻的整合型芯片產(chǎn)品)，然而，此并非用來作為本發(fā)明的限制，任何采用本發(fā)明所提出的非諧波時鐘產(chǎn)生器來提供與輸入時鐘具有非諧波關(guān)系的輸出時鐘的應(yīng)用均落入本發(fā)明的保護范疇。本發(fā)明所提出的非諧波時鐘產(chǎn)生器的技術(shù)特征將于下詳述。圖1為本發(fā)明所揭示的時鐘產(chǎn)生器的一實施例的結(jié)構(gòu)示意圖。時鐘產(chǎn)生器100包含有一振蕩器模塊102、一延遲電路104以及一輸出模塊106。振蕩器模塊102用來提供具有多個相位P11、P12.....PlN的第一時鐘CLKl。延遲電路104耦接至振蕩器模塊102，用以延遲第一時鐘CLKl的多個相位P11、P12.....PlN中的至少一相位，以產(chǎn)生具有多個相位P2UP22.....P2N的第二時鐘CLK2。輸出模塊106耦接至延遲電路104，用以接收第二時鐘CLK2并從第二時鐘CLK2的多個相位P21、P22.....P2N中選取信號以產(chǎn)生第三時鐘CLK3，請注意，第三時鐘CLK3與第一時鐘CLKl之間具有一非諧波關(guān)系，舉例來說(但本發(fā)明不限于此)，非諧波關(guān)系代表第三時鐘CLK3的時鐘沿(clockedge)并非靜態(tài)地(statically)對齊于第一時鐘CLK3的時鐘沿，或者第一、第三時鐘的頻率之間具有一個非整數(shù)的比率。通過將延遲電路104插入于振蕩器模塊102與輸出模塊106之間以延遲振蕩器模塊102所提供的多個相位中的至少一個，便可產(chǎn)生輸出模塊106所要的多個相位。振蕩器模塊102可以采用任何可提供一個多相位輸出時鐘的振蕩器來加以實現(xiàn)，在一示范例中，振蕩器模塊102可以使用一電感電容諧振振蕩器核心電路(LC-tankoscillatorcore)以及一時鐘沿觸發(fā)分頻器(edgedivider)緊接于該電感電容諧振振蕩器核心電路之后來予以實現(xiàn)，舉例來說，振蕩器模塊102可以包含一個振蕩電路，其產(chǎn)生一差分信號，而該差分信號再經(jīng)自一二^^(divide-by-twocircuit)M—^WItfiiiij(quadratureclockoutput)信號?？蛇x地，該電感電容諧振振蕩器可以連接在一個或多個延遲單元之后。需要注意的是，一般而言，延遲可以通過對一信號進行重新計時(reclocking)(時鐘沿觸發(fā)的分頻操作隸屬于這一類型)或者經(jīng)由延遲傳輸(使用延遲組件，例如反向器、緩沖器、延遲線等則隸屬于這一類型)來得到。因此，第一時鐘CLKl的多個相位中的至少一相位是經(jīng)由時鐘沿觸發(fā)分頻操作或者經(jīng)由對第一時鐘CLKl的多個相位中的另一相位延遲一相位偏移(phaseoffset)來產(chǎn)生的，其中該相位偏移是由第一時鐘CLKl的頻率與第三時鐘CLK3的頻率之間的關(guān)系所決定。時鐘產(chǎn)生器100的進一步細(xì)節(jié)將于下詳述。請參閱圖2，圖2為本發(fā)明時鐘產(chǎn)生器的第一實施例的結(jié)構(gòu)示意圖。圖2所示的時鐘產(chǎn)生器200的實現(xiàn)基于第1圖所示的結(jié)構(gòu)，因而會包含一振蕩器模塊202、一延遲電路204以及一輸出模塊206。在本實施例中，振蕩器模塊202是由一振蕩器核心電路(oscillatorcore)212，例如具有一調(diào)整字符輸入(圖中未顯示)的數(shù)字控制振蕩器，以及用以依據(jù)振蕩器核心電路212的輸出來提供具有多個相位的第一時鐘Xl的一分頻器214所實現(xiàn)。如圖所示，第一時鐘Xl包含有正交的時鐘信號I+、Q+與1-，其中時鐘信號1+與Q+之間具有90度的相位差，以及時鐘信號1+與I-之間具有180度的相位差。需要注意的是，振蕩器模塊202的實施方式并不限于振蕩器核心電路212與分頻器214的組合，在另一可選方案中，振蕩器模塊202還可以由用以產(chǎn)生具有周期為T1的時鐘信號1+的振蕩器核心電路212以及用以分別提供預(yù)定延遲值(例如*與I)給時鐘信號1+以產(chǎn)生時鐘信號Q+與I-的多個延遲組件來予以實現(xiàn)，同樣可達(dá)到提供一個多相位時鐘輸出的目的。延遲電路204包含有一第一延遲單元222以及一第二延遲單元224。假若第一時鐘Xl的周期是T1，則第一延遲單元222會用來施加一延遲值g至輸入的時鐘信號Q+，以及第二延遲單元2M會用來施加一延遲值#至輸入的時鐘信號1-，因此，第二時鐘X2便會包O含具有不同相位的時鐘信號I+、Q+’與I-’。輸出模塊206包含有一多路復(fù)用器232、一轉(zhuǎn)態(tài)電路(togglecircuit)2；34以及一控制器236。多路復(fù)用器232會依據(jù)一控制信號SC而對第二時鐘X2的多個相位進行多路復(fù)用處理，以產(chǎn)生一多路復(fù)用器輸出信號MUX_0UT?？刂破?36用來接收多路復(fù)用器輸出信號MUX_0UT，并依據(jù)多路復(fù)用輸出信號MUX_0UT來產(chǎn)生控制信號SC。舉例來說，在本實施例中，控制器236可以由一模3計數(shù)器(modulo-3counter)來加以實現(xiàn)，因此，由于模3計數(shù)器所產(chǎn)生的計數(shù)值序列作為控制信號SC，故多路復(fù)用器232會不斷循環(huán)地(cyclically)依序輸出時鐘信號I+、Q+’與I-’來作為其輸出。轉(zhuǎn)態(tài)電路234用于接收該多路復(fù)合器輸出信號MUX_0UT，以根據(jù)該多路復(fù)合器輸出信號MUX_0UT產(chǎn)生一第三時鐘X3。更進一步來說，當(dāng)轉(zhuǎn)態(tài)電路234被多路復(fù)用器輸出信號MUX_0UT所觸發(fā)時，第三時鐘X3便會發(fā)生一次電平切換(亦即，輸出邏輯電平由”0”轉(zhuǎn)換至”1”或由”1”轉(zhuǎn)換至”0”)，舉例來說，轉(zhuǎn)態(tài)電路234可以由一T型觸發(fā)器(Tflip-flop)來實現(xiàn)，其中該T型觸發(fā)器由多路復(fù)用器輸出信號MUX_0UT的上升沿(risingedge)所觸發(fā)。請同時參閱圖3與圖2，圖3為圖2所示的第一時鐘XI、第二時鐘X2、多路復(fù)用器輸出信號MUX_0UT、第三時鐘X3以及控制信號SC的示意圖。由圖3可知，時鐘信號Q+與Q-之間會因為特地加入的延遲值&而具有一相位差，以及時鐘信號1+與I-之間會因為特地加入的延遲值^"而具有一相位差。在時間tl時，控制信號SC會因為時鐘信號1+的上6升沿而被更新為計數(shù)值”1”，因此，多路復(fù)用器232便輸出時鐘信號Q+’來作為多路復(fù)用器輸出信號MUX_0UT。在時間t2時，時鐘信號Q+’的上升沿會同時觸發(fā)轉(zhuǎn)態(tài)電路234與控制器236，因此，第三時鐘X3便由低邏輯電平”0”轉(zhuǎn)換至高邏輯電平”1”，以及控制信號SC會被更新至計數(shù)值”2”，如此一來，多路復(fù)用器232便輸出時鐘信號I-’來作為多路復(fù)用器輸出信號MUX_0UT。在時間t3時，時鐘信號I-’的上升沿會同時觸發(fā)轉(zhuǎn)態(tài)電路234與控制器236，因此，第三時鐘X3便由高邏輯電平”1”轉(zhuǎn)換至低邏輯電平”0”，以及控制信號SC會被更新為計數(shù)值”0”，如此一來，多路復(fù)用器232便輸出時鐘信號1+來作為多路復(fù)用輸出信號MUX_0UT。由于后續(xù)操作可輕易地推導(dǎo)得知，故進一步的說明在此便不再贅述。假若第一時鐘Xl的頻率為1666.7MHz(亦即Tl=600ps)，則所產(chǎn)生的第三時鐘X3的頻率將會是2500.OOMHz(亦即T3=400ps)，換言之，圖2所示的基于延遲線(delay-linebased)的非諧波時鐘產(chǎn)生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率具有一個等于§的非整數(shù)比率。如圖2與圖3所示，當(dāng)反饋至多路復(fù)用器232的信號在兩個時鐘信號之間進行切換時，由一邏輯電平至另一邏輯電平的轉(zhuǎn)換會因為兩個時鐘信號分別具有不同的邏輯電平而發(fā)生，因而在某些情況之下會造成多路復(fù)用器輸出MUX_0UT信號具有切換毛刺(switchingglitch)。為了避免此一切換毛刺的問題，本發(fā)明提出了一個改良的非諧波時鐘產(chǎn)生器，其具有一多路復(fù)用器，且該多路復(fù)用器只有在兩個時鐘信號均具有相同邏輯電平時才被控制由一時鐘信號切換至另一時鐘信號。請參閱圖4，圖4為本發(fā)明時鐘產(chǎn)生器的第二實施例的結(jié)構(gòu)示意圖。圖4所示時鐘產(chǎn)生器400的實現(xiàn)基于圖1所示的結(jié)構(gòu)，因而會具有一振蕩器模塊402、一延遲電路404以及一輸出模塊406。振蕩器模塊402用以產(chǎn)生包含時鐘信號1+與I-的第一時鐘XI，其中時鐘信號1+與I-之間具有180度的相位差。延遲電路404包含有一第一延遲單元412以及一第二延遲單元414，其中第一延遲單元412具有多個延遲組件413_1與413_2，以及第二延遲單元414具有多個延遲組件415_1與415_2，第一延遲單元412是用來延遲第一時鐘Xl中的多個相位(例如差分相位)，在本實施例中，延遲組件413_1與413_2中的每一延遲組件是用來施加一延遲值T2至輸入的時鐘信號中，因此，第一延遲單元412會輸出時鐘信號I+’與I-’至后續(xù)的信號處理電路(亦即第二延遲單元414)中。第二延遲單元414是用來延遲第一延遲單元412所產(chǎn)生多個延遲相位中的至少其一，在本實施例中，延遲組件415_1與415_2中的每一延遲組件是用來施加一延遲值*至輸入的時鐘信號中，因此，第二延遲單元414便輸出第二時鐘X2，其包含具有不同相位的多個時鐘信號A、B、C及D。如圖4所示，第二時鐘X2的多個相位包含有第二延遲單元414的延遲組件415_1、415_2所產(chǎn)生的延遲相位(例如時鐘信號B與D)以及第一延遲單元412的延遲組件413_1、413_2所產(chǎn)生的延遲相位(例如時鐘信號A與C)。輸出模塊406用于參考第一時鐘Xl的多個相位中的至少一個相位來控制第二時鐘X2的多個相位的選取，如圖4所示，輸出模塊406包含有一第一多路復(fù)用器422、一轉(zhuǎn)態(tài)電路424以及一控制器426。第一多路復(fù)用器422用來依據(jù)一第一控制信號SCl來對第二時鐘X2的多個相位進行多路復(fù)用處理，以產(chǎn)生一第一多路復(fù)用器輸出信號MUX_0UT1。轉(zhuǎn)態(tài)電路4M用來接收第一多路復(fù)用器輸出信號MUX_0UT1，并依據(jù)第一多路復(fù)用器輸出信號MUX_0UT1來產(chǎn)生第三時鐘X3，更進一步來說，當(dāng)轉(zhuǎn)態(tài)電路似4被第一多路復(fù)用器輸出信號MUX_0UT1所觸發(fā)時，第三時鐘X3會發(fā)生一次電平切換。舉例來說，轉(zhuǎn)態(tài)電路似4可使用一T型觸發(fā)器來予以實現(xiàn)，而該T型觸發(fā)器由第一多路復(fù)用器輸出信號MUX_0UT1的上升沿所觸發(fā)。在本實施例中，控制器4用來接收第一多路復(fù)用器輸出信號MUX_0UT1以及第一時鐘Xl的多個相位，并產(chǎn)生第一控制信號SC1。如圖4所示，控制器似6包含有一第三延遲單元432、一第二多路復(fù)用器434、一第一控制單元436以及一第二控制單元438。第三延遲單元432用來延遲第一時鐘Xl的多個相位中的至少其一。在本實施例中，第三延遲單元432包含有多個延遲組件433_1與433_2，而延遲組件433_1與433_2中的每一延遲組件會施加一延遲值I至輸入的時鐘信號，因此，第三延遲單元432會輸出第四時鐘X4，其包含具4有不同相位的多個時鐘信號A’、B’、C’與D’。第二多路復(fù)用器434用以依據(jù)一第二控制信號SC2來對第四時鐘X4的多個相位進行多路復(fù)用處理，以產(chǎn)生一第二多路復(fù)用器輸出信號MUX_0UT2,其中第二多路復(fù)用器434所接收到的多個相位包含有第三延遲單元432的延遲組件433_1、433_2所產(chǎn)生的延遲相位(例如時鐘信號B’與D’)以及第一時鐘Xl的多個相位(例如A’與C’)。第一控制單元436用來接收第二多路復(fù)用器輸出MUX_0UT2信號，并據(jù)此產(chǎn)生第一控制信號SCl至第一多路復(fù)用器422中；同樣地，第二控制單元438用來接收第一多路復(fù)用器輸出信號MUX_0UT1，并產(chǎn)生第二控制信號SC2至第二多路復(fù)用器434中。舉例來說，第一控制單元436與第二控制單元438均可以使用模4計數(shù)器(modulo-4counter)來予以實現(xiàn)，并輸出計數(shù)值來作為所需要的控制信號。請一并參閱圖5與圖4，圖5為圖4所示的第一時鐘XI、第二時鐘X2、第四時鐘X4、第一多路復(fù)用器輸出信號MUX_0UT1、第三時鐘X3以及第二多路復(fù)用器輸出信號MUX_0UT2的示意圖。如圖5所示，時鐘信號1+與A之間會因為特地加入的延遲值T2而具有一相位差，時鐘信號1+與B之間會因為特地加入的延遲值Γ2+1而具有一相位差，時鐘信號I-與C之間會因為特地加入的延遲值T2而具有一相位差，以及時鐘信號I-與D之間會因為特地加入的延遲值Γ2+1而具有一相位差。對于第四時鐘Χ4來說，時鐘信號Α’相同于時鐘信號I+，以及時鐘信號C’相同于時鐘信號I-；然而，時鐘信號Α’與B’之間會因為特地加入的延遲值顯而具有一相位差，以及時鐘信號C，與D，之間會因為特地加入的延遲值ZI而具44有一相位差。假設(shè)第一控制信號SCl—開始時的初始值為計數(shù)值”0”，以及第二控制信號SC2—開始時的初始值為計數(shù)值”0”，因此，在時間tl之前，第一多路復(fù)用器422會輸出時鐘信號A來作為第一多路復(fù)用器輸出信號MUX_0UT1，以及第二多路復(fù)用器434會輸出時鐘信號D’來作為第二多路復(fù)用器輸出信號MUX_0UT2。在時間tl時，第二控制單元438與轉(zhuǎn)態(tài)電路424同時被時鐘信號A的上升沿所觸發(fā)，所以第三時鐘X3便從低邏輯電平”0”轉(zhuǎn)換至高邏輯電平“1”，以及第二控制信號SC2便被更新為計數(shù)值”1”，因此，第二多路復(fù)用器434現(xiàn)在會輸出時鐘信號A’來作為第二多路復(fù)用器輸出信號MUX_0UT2。需要注意的是，時鐘信號D’與時鐘信號A’在多路復(fù)用器的切換時序(亦即tl)會具有相同的邏輯電平”1”，因而避免了不想要的切換毛刺的出現(xiàn)。在時間t2時，第一控制單元436由時鐘信號A’的上升沿所觸發(fā)，所以第一控制信號SCl會被更新為計數(shù)值”1”，以及第一多路復(fù)用器422現(xiàn)在會輸出時鐘信號B以作為第一多路復(fù)用器輸出信號MUX_0UT1。需要注意的是，時鐘信號A與時鐘信號B在多路復(fù)用器的切換時序(亦即t2)會具有相同的邏輯電平”0”，因而避免了不想要的切換毛刺的出現(xiàn)。在時間t3時，第二控制單元438以及轉(zhuǎn)態(tài)電路424同時由時鐘信號B的上升沿所觸發(fā)，所以第三時鐘X3會由高邏輯電平”1”轉(zhuǎn)換至低邏輯電平”0”，以及第二控制信號SC2會被更新為計數(shù)值”2”，因此，第二多路復(fù)用器434現(xiàn)在會輸出時鐘信號B’以作為第二多路復(fù)用器輸出信號MUX_0UT2。需要注意的是，時鐘信號Α’與時鐘信號B’在多路復(fù)用器的切換時序(亦即t3)會具有相同的邏輯電平”1”，因而避免了不想要的切換毛刺的出現(xiàn)。由于后續(xù)的操作可輕易地推導(dǎo)得知，故進一步的說明在此便不再贅述。由圖5可知，圖4所示的基于延遲線的非諧波時鐘產(chǎn)生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)之間具有一個比率為I的非整數(shù)比率。需要注意的是，τ2<Tl，以及τ2的數(shù)值可以適切地分離第一、第二控制單元436與438的時序。由于第一多路復(fù)用器422的第一多路復(fù)用器輸出信號MUX_0UT1是用來控制第二多路復(fù)用器434的輸入選取，以及第二多路復(fù)用器434的第二多路復(fù)用器輸出信號MUX_0UT2是用來控制第一多路復(fù)用器422的輸入選取的，因此切換毛刺的問題便得以解決。圖4所示的時鐘產(chǎn)生器可以避免切換毛刺的發(fā)生，然而，此僅作為范例說明所用，而非用來作為本發(fā)明的限制，換言之，在本發(fā)明中，使用其他的時鐘產(chǎn)生器形式來解決切換毛刺的問題也是可行的。請參閱圖6，圖6為本發(fā)明時鐘產(chǎn)生器的第三實施例的結(jié)構(gòu)示意圖。圖6所示的時鐘產(chǎn)生器600是基于圖1所示的結(jié)構(gòu)而實現(xiàn)的，因而會具有一振蕩器模塊602、一延遲電路604以及一輸出模塊606。在本實施例中，振蕩器模塊602是由一振蕩器核心電路(例如數(shù)字控制振蕩器)612、一分頻器614以及一互換電路(swappingcircuit)616來實現(xiàn)的。分頻器614可由一時鐘沿觸發(fā)的分頻器來予以實現(xiàn)，并用以依據(jù)振蕩器核心電路612的輸出來提供具有多個相位(例如正交相位)的第一時鐘XI，如圖所示，第一時鐘Xl包含有時鐘信號I+、Q+、I-與Q-，其中時鐘信號1+與Q+之間具有90度的相位差，時鐘信號I-與Q-之間具有90度的相位差，時鐘信號1+與I-之間具有180度的相位差，以及時鐘信號Q+與Q-之間具有180度的相位差?；Q電路616用以從第一時鐘Xl的多個相位中交替地(alternately)選取出第一組相位與第二組相位，并輸出所選取的相位。在本實施例中，互換電路616包含有一轉(zhuǎn)態(tài)電路617以及多個多路復(fù)用器618與619。轉(zhuǎn)態(tài)電路617可以由一T型觸發(fā)器來實現(xiàn)，其中該T型觸發(fā)器系由時鐘信號1+的上升沿所觸發(fā)，因此，在時鐘信號1+的一個周期中，多路復(fù)用器618與619會選擇時鐘信號1+與Q+來作為個別的多路復(fù)用器輸出I與Q以輸出所選取的相位，以及于時鐘信號1+的另一個周期中，多路復(fù)用器618與619則會選擇時鐘信號I-與Q-來作為個別的多路復(fù)用器輸出I與Q以輸出所選取的相位?；Q電路616會將第一時鐘Xl的多個相位中所選取出的相位輸出至后續(xù)的延遲電路604。在本實施例中，延遲電路604包含有一第一延遲組件622與一第二延遲組件624。假若第一時鐘Xl的周期是T1,則第一延遲組件622會用來施加一延遲值|至輸入的多路復(fù)O用器輸出I，以及第二延遲組件擬4會用來施加一延遲值g至輸入的多路復(fù)用器輸出Q。如圖6所示，第二時鐘X2會包含具有不同相位的時鐘信號I、I’與Q’。輸出模塊606包含有一多路復(fù)用器632以及一控制器636。多路復(fù)用器632會依據(jù)一控制信號SC來對第二時鐘X2的多個相位進行多路復(fù)用處理，以產(chǎn)生一第三時鐘X3?？刂破?36用來接收第三時鐘X3，并依據(jù)第三時鐘X3來產(chǎn)生控制信號SC。舉例來說，在本實施例中，控制器636由一模3計數(shù)器來予以實現(xiàn)，因此，由于模3計數(shù)器所產(chǎn)生的計數(shù)值11序列會作為控制信號SC，故多路復(fù)用器632會循環(huán)地依序輸出時鐘信號Q’、I’與I來作為其輸出。請一并參閱圖7與圖6，圖7為圖6所示的第一時鐘XI、多個多路復(fù)用器輸出I與Q、第二時鐘X2以及第三時鐘X3的示意圖。由圖7可知，多路復(fù)用器輸出I是交替地由時鐘信號I-與1+來加以設(shè)定的，以及多路復(fù)用器輸出Q是交替地由時鐘信號Q-與Q+來加以設(shè)定的。此外，時鐘信號Q與Q’之間會因為特地加入的延遲值@而具有一相位差，以及時鐘信號I與I’之間會因為特地加入的延遲值#而具有一相位差?？刂破?36可以是一模3計數(shù)器，其由第三時鐘X3的上升沿所觸發(fā)，因此，多路復(fù)用器632便會循環(huán)地依序輸出時鐘信號Q’、I’與I?！_始時，多路復(fù)用器618與619分別輸出時鐘信號1+與Q+，以及多路復(fù)用器632會因為控制信號SC而被設(shè)定為計數(shù)值”0”以輸出時鐘信號Q’來作為第三時鐘X3。在時間tl時，轉(zhuǎn)態(tài)電路617被時鐘信號1+的上升沿所觸發(fā)，所以多路復(fù)用器618與619會分別輸出時鐘信號I-以及Q-。在時間t2時，第三時鐘X3由低邏輯電平”0”轉(zhuǎn)換至高邏輯電平”1”，以及控制器636被時鐘信號Q’的上升沿所觸發(fā)，所以控制信號SC會被更新為計數(shù)值”1”，因而時鐘信號I’便被多路復(fù)用器632所選取而作為其輸出。如圖7所示，時鐘信號Q’與I’于多路復(fù)用器切換時序(亦即恰好在t2之后)均會具有相同的邏輯電平，因而避免了不想要的切換毛刺的出現(xiàn)。在時間t3時，第三時鐘X3由低邏輯電平”0”轉(zhuǎn)換至高邏輯電平”1”，以及控制器636被時鐘信號I，的上升沿所觸發(fā)，所以，控制信號SC便更新為計數(shù)值“2”，因而時鐘信號I便由多路復(fù)用器632所選取而作為其輸出。如圖7所示，時鐘信號I’與I于多路復(fù)用器切換時序(亦即恰好于t3之后)會具有相同的邏輯電平，因而避免了不想要的切換毛刺的出現(xiàn)。由于后續(xù)操作可輕易地推導(dǎo)得知，故進一步的說明便于此不再贅述。由圖7可知，圖6所示的基于延遲線的非諧波時鐘產(chǎn)生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數(shù)比率，其不同于前述的時鐘產(chǎn)生器200與400所具有的非整數(shù)比率，換言之，通過適當(dāng)?shù)臅r鐘產(chǎn)生器設(shè)計，輸入時鐘的頻率與輸出時鐘的頻率之間的任何的非整數(shù)比率均是可以實現(xiàn)的。在上述實施例中，揭示了各種用以產(chǎn)生與輸入時鐘與輸出時鐘具有非諧波關(guān)系的基于延遲線的非諧波時鐘產(chǎn)生器，然而，此僅作為范例說明之用，而非對本發(fā)明的限制，亦即，使用其他的時鐘產(chǎn)生器形式來產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘亦是可行的。請參閱圖8，圖8為本發(fā)明基于延遲鎖定回路(delay-lockedloop,DLL)的非諧波時鐘產(chǎn)生器的一實施例的結(jié)構(gòu)示意圖。時鐘產(chǎn)生器800包含有一振蕩器電路812、用以在振蕩器的時鐘沿之間均勻地內(nèi)插出其他相位的一延遲電路(例如DLL814)，以及一輸出模塊804。需要注意的是，振蕩器電路812以及延遲電路814可形成一振蕩器/內(nèi)插器模塊802，其用來提供具有多個相位的第二時鐘X2。在本一實施例中，第二時鐘X2包含具有不同相位的時鐘信號A、B與C。如圖8所示，振蕩器/內(nèi)插器模塊802包含用以提供第一時鐘Xl的振蕩器電路(例如數(shù)字控制振蕩器)812，以及用以依據(jù)第一時鐘Xl來產(chǎn)生第二時鐘X2的延遲鎖定回路814。延遲鎖定回路814包含有多個延遲組件815_1、815_2與815_3，以及一相位偵測器(phasedetector，PD)816，其中相位偵測器816用來比較延遲鎖定回路814的一輸出(例如時鐘信號A)的相位與輸入時鐘(例如第一時鐘XI)的相位，以產(chǎn)生一誤差信號，而該誤差信號會被反饋至所有的延遲組件815_1815_3中以作為控制信號。需要注意的是，基于實際設(shè)計的需求/考慮，延遲鎖定回路814中所使用的延遲組件的個數(shù)是可以調(diào)整的。由于本領(lǐng)域技術(shù)人員應(yīng)該可以輕易地了解延遲鎖定回路814的操作細(xì)節(jié)，故進一步的說明于此便不另贅述。輸出模塊804是用來接收第二時鐘X2，并從第二時鐘X2的多個相位中選取信號以產(chǎn)生第三時鐘X3，請注意，第三時鐘X3與第一時鐘Xl之間具有一非諧波關(guān)系。在本實施例中，輸出模塊804包含有一多路復(fù)用器822、一控制器824以及一轉(zhuǎn)態(tài)電路826。多路復(fù)用器822會依據(jù)一控制信號SC來對第二時鐘X2的多個相位進行多路復(fù)用處理，以產(chǎn)生一多路復(fù)用器輸出信號MUX_0UT?？刂破?M用來接收多路復(fù)用器輸出信號MUX_0UT，并依據(jù)多路復(fù)用器輸出信號MUX_0UT來產(chǎn)生控制信號SC。轉(zhuǎn)態(tài)電路擬6用來接收多路復(fù)用器輸出信號MUX_0UT，并依據(jù)多路復(fù)用器輸出信號MUX_0UT來產(chǎn)生第三時鐘X3，更進一步來說，當(dāng)轉(zhuǎn)態(tài)電路擬6被多路復(fù)用器輸出信號MUX_0UT所觸發(fā)時，第三時鐘X3會發(fā)生一次切換。舉例來說，轉(zhuǎn)態(tài)電路擬6可以由一T型觸發(fā)器來予以實現(xiàn)，其中該T型觸發(fā)器會被多路復(fù)用器輸出信號MUX_0UT的上升沿所觸發(fā)。需要注意的是，轉(zhuǎn)態(tài)電路擬6可包含使其輸出時鐘具有多個相位的電路。請一并參閱圖9與圖8。圖9為圖8所示的第一時鐘XI、第二時鐘X2、多路復(fù)用器輸出信號MUX_0UT以及第三時鐘X3的示意圖。如圖9所示，在控制器(例如模3計數(shù)器)824的控制之下，多路復(fù)用器輸出信號MUX_0UT會循環(huán)地依序被時鐘信號A、B與C所設(shè)定。由于本領(lǐng)域技術(shù)人員在閱讀上述針對圖3的描述之后可輕易地了解圖9所示的第三時鐘X3是如何產(chǎn)生的，故進一步的說明于此便不再贅述。假若第一時鐘Xl的頻率是3.2GHz,則所產(chǎn)生的第三時鐘X3的頻率將會是2.4GHz，換言之，圖8所示的基于延遲鎖定回路的非諧波時鐘產(chǎn)生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數(shù)比率。請參照圖10，圖10為本發(fā)明基于延遲鎖定回路的非諧波時鐘產(chǎn)生器的另一實施例的結(jié)構(gòu)示意圖。圖10所示的時鐘產(chǎn)生器1000包含有一振蕩器電路1012、用以對輸入時鐘進行內(nèi)插以產(chǎn)生多個時鐘沿的延遲電路(例如延遲鎖定回路1014)以及一輸出模塊1004。振蕩器電路1012以及延遲電路(例如延遲鎖定回路1014)可結(jié)合而形成單一振蕩器/內(nèi)插器模塊1002，其用來提供具有多個相位的第二時鐘X2，在本實施例中，第二時鐘X2包含具有不同相位的多個時鐘信號A、A、B、B、C以及C。更進一步來說，時鐘信號A與A是彼此反相(outofphase)的，時鐘信號B與B是彼此反相的，以及時鐘信號C與C是彼此反相的。如圖10所示，振蕩器/內(nèi)插器模塊1002包含有用以提供具有彼此反相(亦即相位差為180度)的時鐘信號1+與I-的第一時鐘Xl的振蕩器電路(例如數(shù)字控制振蕩器)1012，以及用以通過內(nèi)插方式來依據(jù)第一時鐘Xl以產(chǎn)生上述的第二時鐘X2的延遲鎖定回路1014。其中延遲鎖定回路1014包含有多個延遲組件1015_1、1015_2與1015_3，以及用以比較延遲鎖定回路1014的一輸出時鐘(例如時鐘信號C)的相位與輸入時鐘(例如時鐘信號1+)的相位，以產(chǎn)生一誤差信號的相位偵測器1016。其中該誤差信號會被反饋至所有的延遲組件1015_11015_3以作為控制信號。由于本領(lǐng)域技術(shù)人員應(yīng)該可輕易地了解延遲鎖定回路1014的操作細(xì)節(jié)，故進一步的說明于此便不再贅述。輸出模塊1004用以接收第二時鐘X2，并從第二時鐘X2的多個相位中選取信號以產(chǎn)生第三時鐘X3，請注意，第三時鐘X3與第一時鐘Xl之間具有一非諧波關(guān)系。在本實施例中，輸出模塊1004包含有一多路復(fù)用器1022以及一控制器10M。多路復(fù)用器1022會依據(jù)一控制信號SC來對第二時鐘X2的多個相位進行多路復(fù)用處理，以產(chǎn)生第三時鐘X3。控制器IOM用以接收第一時鐘XI，并依據(jù)第一時鐘Xl來產(chǎn)生控制信號SC。舉例來說，控制器1024會在時鐘信號1+與I-的上升沿更新控制信號SC。請一并參閱圖11與圖10，圖11為圖10所示的第一時鐘XI、第二時鐘X2以及第三時鐘X3的示意圖。如圖11所示，在控制器IOM的控制之下，多路復(fù)用器輸出(亦即第三時鐘X3)系循環(huán)地依序被時鐘信號A、A、C、B、A、A、C以及B所設(shè)定。由于本領(lǐng)域技術(shù)人員在閱讀先前段落的說明之后應(yīng)可輕易地了解圖11所示的第三時鐘X3是如何產(chǎn)生的，故進一步的說明在此便不另贅述。假若第一時鐘Xl的頻率是3.2GHz，則所產(chǎn)生的第三時鐘X3的頻率會是2.4GHz，換言之，圖10所示的基于延遲鎖定回路的非諧波時鐘產(chǎn)生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數(shù)比率。如前所述，特地施加的延遲值是用以創(chuàng)造出后續(xù)的輸出模塊所需要的相位/時鐘沿。然而，要進行多路復(fù)用處理的多個時鐘信號可能會存在相位誤差(Phaseerror)，其會影響本發(fā)明所揭示的非諧波時鐘產(chǎn)生器所產(chǎn)生的輸出時鐘的實際波形。因此，需要對延遲值進行校正以補償延遲的不匹配。請參閱圖12，圖12為本發(fā)明采用非諧波時鐘產(chǎn)生器且具有延遲校正(delaycalibration)的全數(shù)字鎖相回路(all-digitalphase-lockedloop,ADPLL)的一實施例的結(jié)構(gòu)示意圖。具有延遲校正的全數(shù)字鎖相回路1200包含有一數(shù)字相位偵測器1202、一數(shù)字回路濾波器1204、一基于延遲線的非諧波時鐘產(chǎn)生器1206、一校正裝置1208以及一D型觸發(fā)器(Dflip-flop,DFF)1210o為了簡潔起見，僅有跟本發(fā)明的技術(shù)特征有關(guān)的組件會顯示于圖12中，亦即，在其他實施例中，全數(shù)字鎖相回路1200還可包含其他額外組件。一般常見的全數(shù)字鎖相回路結(jié)構(gòu)為業(yè)界所知。舉例來說(但本發(fā)明并不以此為限)，基于延遲線的非諧波時鐘產(chǎn)生器1206可以利用圖2所示的電路結(jié)構(gòu)來予以顯示，因此會包含有一振蕩器模塊1212以及一時鐘沿合成器(edgesynthesizer)1214，其中時鐘沿合成器1214包含有一時鐘沿旋轉(zhuǎn)器1216與一轉(zhuǎn)態(tài)電路1218，此外，時鐘沿旋轉(zhuǎn)器1216包含分別由校正信號ADJ_1與ADJ_2所控制的多個可調(diào)整(adjustable)延遲組件1221與1222、一多路復(fù)用器1223以及一控制器(例如模3計數(shù)器)12M。由于本領(lǐng)域技術(shù)人員可以于閱讀先前針對圖2所示的時鐘產(chǎn)生器200的段落說明而輕易地了解基于延遲線的非諧波時鐘產(chǎn)生器1206的操作細(xì)節(jié)，故進一步的說明于此便不再贅述。D型觸發(fā)器1210會依據(jù)參考時鐘FREF的頻率fR與反饋時鐘CKV，的頻率fV，來產(chǎn)生全數(shù)字鎖相回路1200的內(nèi)部組件所使用的時鐘信號CKR。數(shù)字相位偵測器1202用以輸出多個相位誤差取樣(phaseerrorsample)，而相位誤差取樣源自于一參考相位與對應(yīng)時鐘沿旋轉(zhuǎn)器1216輸出的一可變相位(variablephase)。舉例來說，該參考相位可得自于信道頻率指令字符(channelfrequencycommandword,FCff)以及反饋至數(shù)字相位偵測器1202的參考時鐘FREF，以及該可變相位可源自于反饋時鐘CKV’以及反饋至數(shù)字相位偵測器1202的參考時鐘FREF。數(shù)字回路濾波器1204會參照數(shù)字相位偵測器1202所產(chǎn)生的相位誤差取樣，來產(chǎn)生一調(diào)整字符信號(timingwordsignal)至振蕩器模塊1212(其可包含有數(shù)字控制振蕩器)中。由于本領(lǐng)域技術(shù)人員應(yīng)該可輕易地了解數(shù)字相位偵測器1202的操作細(xì)節(jié)，故進一步的說明于此便不另贅述。校正裝置1208用來校正時鐘沿旋轉(zhuǎn)器1216的時序不匹配，其中時鐘沿旋轉(zhuǎn)器1216運作在振蕩器(例如振蕩器功能模塊1212，其可通過振蕩器核心電路與分頻器的組合或者振蕩器核心電路與多個延遲組件的組合來予以實現(xiàn))的多個相位下。校正裝置1208包含有一獲取模塊1232以及一校正模塊1234，獲取模塊1232用以獲取(capture)數(shù)字相位偵測器1202所產(chǎn)生的多個相位誤差取樣，而校正模塊1234則用以依據(jù)所獲取的多個相位誤差取樣來產(chǎn)生校正信號ADJ_1/ADJ_2至可調(diào)整延遲組件1221/1222，進而調(diào)整時鐘沿旋轉(zhuǎn)器1216的時序。需要注意的是，全數(shù)字鎖相回路1200可能需要通過設(shè)定以操作在某些限定的信道頻率指令字符值(restrictedFCffvalue)下。更進一步來說，信道頻率指令字符的值的分?jǐn)?shù)部分(fractionalpart)需要與邊沿旋轉(zhuǎn)器的周期的倒數(shù)對應(yīng)。舉例來說，多路復(fù)用器1223具有三個輸入，因此，相位旋轉(zhuǎn)周期便是3，因此，信道頻率指令字符的值的分?jǐn)?shù)部分應(yīng)該要等于1/3或者2/3。在本實施例中，獲取模塊塊1232包含有一選擇器(selector)1M2、一多路分用器(demultiplexer,DEMUX)1244以及一儲存裝置1245。所要獲取的相位誤差取樣的個數(shù)等于時鐘沿旋轉(zhuǎn)器1216的周期性(periodicity)，舉例來說，多路復(fù)用器1223會周期性地依序選取一個沒有被特地施加延遲值的時鐘輸入、一個被特地施加有第一延遲值的時鐘輸入以及一個被特地施加有第二延遲值的時鐘輸入。由于多路復(fù)用器1223的切換順序可事先得知，因此，數(shù)字相位偵測器1202所產(chǎn)生的相位誤差取樣的發(fā)生時間點是可預(yù)測的，基于此，當(dāng)控制信號SC被設(shè)定為計數(shù)值”0”時，選擇器1242便控制多路分用器1244將與沒有被特地施加延遲值的時鐘輸入對應(yīng)的當(dāng)前相位誤差取樣PO儲存至儲存裝置1245；當(dāng)控制信號SC被設(shè)定為計數(shù)值”1”時，選擇器1242便控制多路分用器1244將與被特地施加了第一延遲值的時鐘輸入對應(yīng)的當(dāng)前相位誤差取樣Pl儲存至儲存裝置1245；以及當(dāng)控制信號SC被設(shè)定為計數(shù)值”2”時，選擇器1242便控制多路分用器1244將與被特地施加了第二延遲值的時鐘輸入對應(yīng)的當(dāng)前相位誤差取樣P2儲存至儲存裝置1245。針對校正裝置1234來說，其包含有一計算電路1247以及一調(diào)整電路1248。計算電路1247用以依據(jù)儲存裝置1245中所暫存的多個相位誤差取樣來估測出時鐘沿旋轉(zhuǎn)器1216的時序不匹配，并且計算電路1247包含有多個減法器1246_1與1246_2以用于估測出相位誤差。由于沒有被特地施加延遲值的時鐘輸入可被視為具有正確延遲值的時鐘輸入，因此相位誤差取樣PO可作為一理想值。因此，減法器1246_1便可計算出相位誤差取樣Pl與相位誤差取樣PO之間的差值，來代表被特地施加有第一延遲值的時鐘輸入的相位誤差，以及減法器1246_2便可計算出相位誤差取樣P2與相位誤差取樣PO之間的差值，來代表被特地施加有第二延遲值的時鐘輸入的相位誤差。換句話說，計算電路1247藉由通過計算多個相位誤差取樣中一相位誤差取樣(例如P0)與剩余相位誤差取樣(例如Pl及P》之間的差值，來估測出時鐘沿旋轉(zhuǎn)器1216的時序不匹配。調(diào)整電路1248用于依據(jù)計算電路1247的輸出來調(diào)整時鐘沿旋轉(zhuǎn)器1216的時序。更進一步來說，調(diào)整電路1248會產(chǎn)生校正信號ADJ_1與ADJ_2至可調(diào)整延遲組件1221與1222中，以控制可調(diào)整延遲組件1221與1222對延遲值進行調(diào)整。需要注意的是，當(dāng)所估測出來的相位誤差為零或小到可以忽略時，則由調(diào)整電路1248所產(chǎn)生的校正信號ADJ_1/ADJ_2并不會改變目前設(shè)定給可調(diào)整延遲組件1221/1222的延遲值。再者，調(diào)整電路1248還可以具有累加(accumulation)功能并遵循本領(lǐng)域所知的最小均方(leastmeansquare,LMS)或最速下降(ste印estdescent)算法。因此，減法器1246_1所產(chǎn)生的多個估測出的相位誤差便會被累加以減輕噪聲的干擾，以及一個經(jīng)由累加處理過的相位誤差便會被參考來控制校正信號ADJ_1；同樣地，減法器1246_2所產(chǎn)生的多個估測出的相位誤差也可被累加以減輕噪聲的干擾，以及一個經(jīng)由累加處理過的相位誤差便會被參考來控制校正信號ADJ_2。此設(shè)計上的變化亦符合本發(fā)明的精神。假若振蕩器模塊1212所產(chǎn)生的時鐘信號1+在某些情況之下會不具任何相位誤差，則所獲取的相對應(yīng)的相位誤差取樣便會是零，因此，計算電路1247可被省略，以及調(diào)整電路1248此時可直接參照相位誤差取樣Pl與P2來設(shè)定校正信號ADJ_1與ADJ_2，此設(shè)計上的變化也落入本發(fā)明的范疇。校正模塊1208會不停地調(diào)整/校正延遲值，直到相位誤差小到可以忽略為止。由于延遲校正的操作是基于實際獲取到的相位誤差取樣，而不是基于預(yù)測出來的相位誤差，因此，校正模塊1208經(jīng)由適應(yīng)性的(adaptive)校正延遲不匹配，來隨機地(stochastically)降低時鐘沿旋轉(zhuǎn)器1216的時序誤差，如圖13與圖14所示。圖13為延遲值被設(shè)定為可調(diào)整延遲組件1222的延遲校正模擬結(jié)果示意圖。圖14為延遲值被設(shè)定為可調(diào)整延遲組件1221的延遲校正模擬結(jié)果的示意圖。在第13圖與第14圖所示的延遲校正的范例中，頻率偏移為M51*(4/;3)MHz，中心頻率是M51MHz，以及參考時鐘頻率是^MHz，因此，信道頻率指令字符的值可設(shè)定為125.6667，其中整數(shù)部分(亦即12得自于小于2451*(4/3)/26的最大整數(shù)值，亦即[2451*(4/3)/26」=125,此外，分?jǐn)?shù)部分(亦即0.6667)則是得自于2/3。需要注意的是，本發(fā)明所揭示的自動(autonomous)校正機制并非僅限定于全數(shù)字鎖相回路的應(yīng)用。舉例來說，只要校正裝置可獲得鎖相回路的相位偵測器所產(chǎn)生的相位誤差信息，則自動校正機制便可應(yīng)用于任何采用本發(fā)明的時鐘產(chǎn)生器(例如基于延遲線的非諧波時鐘產(chǎn)生器1206)的鎖相回路中。以上所述僅為本發(fā)明的較佳實施例，凡依據(jù)本發(fā)明說明書所做的均等變化與修飾，皆應(yīng)屬于本發(fā)明的涵蓋范圍。權(quán)利要求1.一種時鐘產(chǎn)生器，包含有一振蕩器模塊，用以提供具有多個相位的第一時鐘；一延遲電路，用以延遲該第一時鐘的該多個相位中的至少一個相位，以產(chǎn)生具有多個相位的第二時鐘；以及一輸出模塊，用以接收該第二時鐘并從該第二時鐘的該多個相位中選取信號以產(chǎn)生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。2.如權(quán)利要求1所述的時鐘產(chǎn)生器，其中該輸出模塊包含有一多路復(fù)用器，用以根據(jù)一控制信號來對該第二時鐘的該多個相位進行多路復(fù)用處理，以產(chǎn)生一多路復(fù)用器輸出信號；一控制器，用以接收該多路復(fù)用器輸出信號，并依據(jù)該多路復(fù)用器輸出信號來產(chǎn)生該控制信號；以及一轉(zhuǎn)態(tài)電路，用以接收該多路復(fù)用器輸出信號，并依據(jù)該多路復(fù)用器輸出信號來產(chǎn)生該第三時鐘。3.如權(quán)利要求1所述的時鐘產(chǎn)生器，其中該延遲電路包含有一第一延遲單元，用以延遲該第一時鐘的該多個相位的至少一個以產(chǎn)生至少一個延遲相位；以及一第二延遲單元，用以延遲該第一延遲單元所產(chǎn)生的該多個延遲相位中的至少一個，以產(chǎn)生至少一個延遲相位，其中該第二時鐘的該多個相位包含有該第二延遲單元所產(chǎn)生的延遲相位以及該第一延遲單元所產(chǎn)生的延遲相位；該輸出模塊用以至少依據(jù)該第一時鐘的該多個相位來控制該第二時鐘的該多個相位的選取。4.如權(quán)利要求1所述的時鐘產(chǎn)生器，其中該振蕩器模塊包含有一互換電路，用以從該第一時鐘的該多個相位中交替地選取出一第一組相位以及一第二組相位，并輸出被選取的相位至該延遲電路。5.如權(quán)利要求1所述的時鐘產(chǎn)生器，其中該輸出模塊包含有一多路復(fù)用器，用以依據(jù)一控制信號來對該第二時鐘的該多個相位進行多路復(fù)用處理，以產(chǎn)生該第三時鐘；以及一控制器，用以接收該第三時鐘，并依據(jù)該第三時鐘來產(chǎn)生該控制信號。6.如權(quán)利要求1所述的時鐘產(chǎn)生器，其中該第一時鐘的該多個相位中的該至少一個相位由該第一時鐘的該多個相位中的另一個相位被延遲一個相位偏移所產(chǎn)生。7.一種時鐘產(chǎn)生器，包含有一振蕩器模塊以及一輸出模塊；該振蕩器模塊用以提供具有多個相位的一第二時鐘，該振蕩器模塊包含有一振蕩器電路，用以提供一第一時鐘；以及一延遲鎖定回路，用以依據(jù)該第一時鐘來產(chǎn)生該第二時鐘；該輸出功能模塊用以接收該第二時鐘，并從該多個相位中選取信號以產(chǎn)生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。8.如權(quán)利要求7所述的時鐘產(chǎn)生器，其中該輸出模塊包含有一多路復(fù)用器，用以依據(jù)一控制信號來對該多個相位進行多路復(fù)用處理，以產(chǎn)生一多路復(fù)用器輸出信號；以及一控制器，用以接收該多路復(fù)用器輸出信號，并依據(jù)該多路復(fù)用器輸出信號來產(chǎn)生該控制信號。9.如權(quán)利要求7所述的時鐘產(chǎn)生器，其中該輸出模塊包含有一多路復(fù)用器，用以依據(jù)一控制信號來對該多個相位進行多路復(fù)用處理，以產(chǎn)生該第三時鐘；以及一控制器，用以接收該第三時鐘，并依據(jù)該第三時鐘來產(chǎn)生該控制信號。10.如權(quán)利要求7所述的時鐘產(chǎn)生器，其中該延遲鎖定回路包括多個延遲組件，每個該延遲組件用以依據(jù)輸入的控制信號，對該第一時鐘的多個相位進行延遲，以產(chǎn)生具有多個相位的該第二時鐘；以及一相位偵測器，用以比較該第一時鐘的一個相位與該輸出時鐘的一個相位，以產(chǎn)生一誤差信號，并將該誤差信號反饋至所有的該延遲組件以作為所有的該延遲組件的該控制信號。11.一種時鐘產(chǎn)生方法，包含有提供具有多個相位的一第一時鐘；延遲該第一時鐘之該多個相位中的至少一個相位，以產(chǎn)生具有多個相位的一第二時鐘；以及從該第二時鐘的該多個相位中選取信號以產(chǎn)生一第三時鐘；其中該第三時鐘與該第一時鐘之間具有一非諧波關(guān)系。12.如權(quán)利要求11所述的時鐘產(chǎn)生方法，其中產(chǎn)生該第三時鐘的步驟包含有根據(jù)一控制信號來對該第二時鐘的該多個相位進行多路復(fù)用處理，以產(chǎn)生一多路復(fù)用器輸出信號；依據(jù)該多路復(fù)用器輸出信號來產(chǎn)生該控制信號；以及依據(jù)該多路復(fù)用器輸出信號來產(chǎn)生該第三時鐘。13.如權(quán)利要求11所述的時鐘產(chǎn)生方法，其中延遲該第一時鐘的該多個相位中的該至少一個相位的步驟包含有延遲該第一時鐘的該多個相位以產(chǎn)生多個第一延遲相位；以及延遲該多個延遲相位中的至少一個，以產(chǎn)生至少一個第二延遲相位；其中該第二時鐘的該多個相位包含有該第一延遲相位以及該第二延遲相位；產(chǎn)生該第三時鐘的步驟包含有至少依據(jù)該第一時鐘的該多個相位來控制該第二時鐘的該多個相位的選取。14.如權(quán)利要求11所述的時鐘產(chǎn)生方法，其中延遲該第一時鐘的該多個相位中的該至少一個相位的步驟包含有依據(jù)一控制信號對該第一時鐘信號的多個相位進行延遲，以產(chǎn)生具有多個相位的該第二時鐘；比較該第一時鐘的一個相位與該第二時鐘的一個相位，以產(chǎn)生一誤差信號，并將該誤差信號作為該控制信號。15.如權(quán)利要求11所述的時鐘產(chǎn)生方法，其中提供具有該多個相位的該第一時鐘的步驟包含有通過從該第一時鐘的該多個相位中交替地選取出一第一組相位以及一第二組相位，來輸出被選取的相位。16.如權(quán)利要求15所述的時鐘產(chǎn)生方法，其中產(chǎn)生該第三時鐘的步驟包含有依據(jù)一控制信號來對該第二時鐘的該多個相位進行多路復(fù)用處理，以產(chǎn)生該第三時鐘；以及依據(jù)該第三時鐘來產(chǎn)生該控制信號。17.如權(quán)利要求11所述的時鐘產(chǎn)生方法，其中該第一時鐘的該多個相位中的該至少一個相位由該第一時鐘的該多個相位中的另一個相位被延遲一個相位偏移所產(chǎn)生。全文摘要本發(fā)明提供時鐘產(chǎn)生器及時鐘產(chǎn)生方法。該時鐘產(chǎn)生器具有振蕩器模塊、延遲電路及輸出模塊。振蕩器模塊提供具有多個相位的第一時鐘。延遲電路延遲第一時鐘的多個相位中的至少一個，產(chǎn)生具有多個相位的第二時鐘。輸出模塊從第二時鐘的多個相位中選取信號以產(chǎn)生第三時鐘，其中第一、第三時鐘之間具有非諧波關(guān)系。本發(fā)明的時鐘產(chǎn)生器與時鐘產(chǎn)生方法，用以產(chǎn)生與輸入時鐘具有非諧波關(guān)系的輸出時鐘，以解決時鐘沿旋轉(zhuǎn)器的時序不匹配的問題。文檔編號H03L7/099GK102377428SQ20111021017公開日2012年3月14日申請日期2011年7月26日優(yōu)先權(quán)日2010年7月27日發(fā)明者王琦學(xué),羅伯·伯根·史塔斯魏奇申請人:聯(lián)發(fā)科技股份有限公司