專利名稱：一種動態(tài)鎖存比較器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及鎖存比較器電路結(jié)構(gòu)，特別涉及一種簡單的低功耗低踢回噪聲的動態(tài)鎖存比較器。
背景技術(shù)：
鎖存，就是把信號暫存以維持某種電位狀態(tài)。鎖存器(Latch)是一種對脈沖電位敏感的存儲單元電路，可以在特定輸入脈沖電位作用下改變狀態(tài)，其主要作用是緩存，其次是完成高速控制器與慢速外設(shè)的不同步問題，再其次是解決驅(qū)動的問題，最后是解決I/o口既能輸出也能輸入的問題。鎖存比較器是高速比較器中最常用的電路，能夠?qū)崿F(xiàn)快速信號的大小比較?！こＲ婃i存比較器(可再生等效結(jié)構(gòu)如圖I所示。在復(fù)位周期，開關(guān)K閉合，輸入電壓決定了輸入對管M0/M1上的導(dǎo)通電流；因為開關(guān)K的導(dǎo)通電阻和輸入對管的放大作用，輸出端VO+和VO-間存在極小的電壓差。然后在再生周期，開關(guān)K斷開，兩個交叉耦合的非門形成正反饋，基于復(fù)位周期兩輸出端的微小電壓差，正反饋將兩輸出端鎖存為O和VDD。因此，鎖存比較器就能實現(xiàn)對很小輸入電壓的比較和結(jié)果鎖存。由于存在兩個非門構(gòu)成的正反饋，鎖存比較器的反應(yīng)時間很快，常使用于高速比較器。其需要注意的問題就是功耗和踢回噪聲(kick-back noise)。踢回噪聲的形成可以由圖I解釋，由于輸入對管M0/M1的柵漏間有較大的寄生電容Cl、C2，在再生周期，由于輸出兩端電壓快速較大的變化，柵漏電容會將電壓信號耦合傳遞到信號輸入端，由此引起對輸入信號的干擾。目前常用的低功耗鎖存比較器主要有圖2a、圖2b及圖2c所示的三種結(jié)構(gòu)，分別為靜態(tài)鎖存比較器、class AB鎖存比較器及動態(tài)鎖存比較器；三者的功耗依次降低(動態(tài)鎖存比較器功耗幾乎為O)，但其踢回噪聲依次增大(動態(tài)鎖存比較器踢回噪聲最大)。目前，對于要求低功耗的鎖存比較器，一般會采用動態(tài)鎖存比較器結(jié)構(gòu)，同時在輸入對管前加入源極跟隨器結(jié)構(gòu)或者引入兩相非交疊時鐘來實現(xiàn)降低踢回噪聲。加入源極跟隨器，需要額外消耗兩個支路的靜態(tài)功耗。而引入兩相非交疊時鐘，電路會增加很多，需要加入兩相非交疊時鐘產(chǎn)生電路。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種動態(tài)鎖存比較器，可以有效地降低功耗和踢回噪聲。為解決以上技術(shù)問題，本發(fā)明提供的技術(shù)方案是，一種動態(tài)鎖存比較器，包括由正相鎖存信號控制的第一開關(guān)電路和第二開關(guān)電路、由反相鎖存信號控制的第三開關(guān)電路和第四開關(guān)電路，其中所述第一開關(guān)電路接于第一再生節(jié)點和第一輸入管輸出端之間；所述第二開關(guān)電路接于第二再生節(jié)點和第二輸入管輸出端之間；
所述第三開關(guān)電路接于第一輸入管輸出端和地/電源之間；所述第四開關(guān)電路接于第二輸入管輸出端和地/電源之間?？蛇x地，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路均為一 CMOS管。可選地，所述第一輸入管、第二輸入管、第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路分別為一 NMOS管，其中
第一輸入NMOS管、第二輸入NMOS管的柵極分別作為第一信號輸端、第二信號輸入端，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極共同通過一由正相鎖存信號控制的偏置NMOS管接地；第一開關(guān)NMOS管、第二開關(guān)NMOS管的柵極共同接入正相鎖存信號，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極分別接所述第一輸入NMOS管、第二輸入NMOS管的漏極；第三開關(guān)NMOS管、第四開關(guān)NMOS管的柵極共同接入反相鎖存信號，源極共同接地，漏極分別接所述第一輸入NMOS管、第二輸入NMOS管的漏極?？蛇x地，所述第一輸入管、第二輸入管、第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路分別為一 PMOS管，其中第一輸入PMOS管、第二輸入PMOS管的柵極分別作為第一信號輸端、第二信號輸入端，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極共同通過一由反相鎖存信號控制的偏置PMOS管接電源；第一開關(guān)PMOS管、第二開關(guān)PMOS管的柵極共同接入正相鎖存信號，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極分別接所述第一輸入PMOS管、第二輸入PMOS管的漏極； 第三開關(guān)PMOS管、第四開關(guān)PMOS管的柵極共同接入反相鎖存信號，源極共同接電源，漏極分別接所述第一輸入PMOS管、第二輸入PMOS管的漏極?？蛇x地，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為多個CMOS管構(gòu)成的電路?？蛇x地，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為一三極管?？蛇x地，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為多個三極管構(gòu)成的電路。較優(yōu)地，所述第一輸入管、第二輸入管的輸入端分別設(shè)置前置放大器。較優(yōu)地，所述前置放大器為源極跟隨器或射極跟隨器。較優(yōu)地，所述正相鎖存信號和所述反相鎖存信號為兩相非交疊時鐘信號。與現(xiàn)有技術(shù)相比，本發(fā)明鎖存比較器增設(shè)四個開關(guān)電路，在復(fù)位周期、再生周期都可使輸入對管的輸出端電位穩(wěn)定不變，由此在較低功耗的基礎(chǔ)上，可將通過輸入對管柵漏電容耦合到輸入端的踢回噪聲減小到很小程度。


圖I是鎖存比較器的等效電路原理圖2a是靜態(tài)鎖存比較器的電路結(jié)構(gòu)圖；圖2b是classAB鎖存比較器的電路結(jié)構(gòu)圖；圖2c是動態(tài)鎖存比較器的電路結(jié)構(gòu)圖；圖3是本發(fā)明鎖存比較器實施例一的電路結(jié)構(gòu)圖；圖4是本發(fā)明鎖存比較器實施例二的電路結(jié)構(gòu)圖。
具體實施例方式本發(fā)明旨在提供一種基于CMOS制程的簡單有效的低功耗低踢回噪聲的動態(tài)鎖存比較器，其核心思想在于在動態(tài)鎖存器的基礎(chǔ)上增加四個開關(guān)電路實現(xiàn)降低踢回噪聲，其中第一開關(guān)電路和第二開關(guān)電路由正相鎖存信號控制，兩者分別接于相應(yīng)的再生節(jié)點、輸入管輸出端之間；第三開關(guān)電路和第四開關(guān)電路由反相鎖存信號控制，兩者分別接于相應(yīng) 輸入管輸出端和地/電源之間。具體地，正相鎖存信號和反相鎖存信號為兩相非交疊時鐘信號；二個輸入管、四個開關(guān)電路均可為單一晶體三極管或CMOS管，也可為分別由多個三極管或多個CMOS管構(gòu)成的電路。此外，也可在第一輸入管、第二輸入管的輸入端分別設(shè)置源極跟隨器或射極跟隨器作為前置放大器，以進(jìn)一步降低踢回噪聲。為了使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，以下均以CMOS管為例，下面結(jié)合附圖和具體實施例對本發(fā)明作進(jìn)一步的詳細(xì)說明。實施例一參見圖3，表示本發(fā)明鎖存比較器的一較優(yōu)實施例。如圖3所示，該鎖存比較器為輸入對管為NMOS管，其相比于圖2c所示電路，增加了四個NMOS管NM1、NM2、NM3及NM4，由此可以在低功耗的基礎(chǔ)上較好地降低踢回噪聲。下面結(jié)合圖2c，對比分析圖3所示鎖存比較器電路的工作原理與工作過程如圖2c所示，其中沒有上述4個NMOS管。在復(fù)位周期，輸出端Vop和Von都是VDD，輸入對管的漏端也是VDD。當(dāng)鎖存使能信號latch由低電位轉(zhuǎn)變?yōu)楦唠娢粫r，進(jìn)入再生周期，電路最下面由latch控制的NMOS導(dǎo)通，此時輸入對管有電流下拉，其中輸入電壓較大的管子會下拉較快，則輸出一端電壓開始下降，由于兩個非門的正反饋，兩個輸出端會一個跳變?yōu)閂DD，另一個為低電位(O);對于輸入對管的漏端，其電位會從VDD降到地。再次回到復(fù)位周期時，輸入對管的漏端電壓又迅速從低電位升為VDD。這些電壓變化會通過輸入對管柵漏電容耦合到輸入信號端Vip、Vin;由此就會有較大的踢回噪聲。如圖3所示，本發(fā)明的實施例一中增加了 NMOS管匪I、匪2、匪3及NM4后，其中匪I、匪2分別接在再生節(jié)點A、B和輸入對管MO、Ml之間；匪3、NM4分別旁路接入在輸入對管MO、Ml與地之間。該電路結(jié)構(gòu)可以在低功耗的基礎(chǔ)上較好地降低踢回噪聲，其工作過程詳述如下在復(fù)位周期，latch = O,匪I和匪2關(guān)斷，輸入對管的漏端拉到低電位，輸出端都被拉到VDD。進(jìn)入再生周期，latch變?yōu)楦唠娢?，輸入對管MO、Ml開始有下拉電流，經(jīng)過下面由latch控制的NMOS到地；上面的上拉PMOS都斷開；匪1和匪2此時也導(dǎo)通。由于輸入電壓的差異，導(dǎo)致兩邊的電壓下拉不一樣；最終由于正反饋作用，讓兩輸出端一端為VDD，另一端為低電位。而輸入管的漏端，此時仍然保持為低電位。再次回到復(fù)位周期，鎖存使能信號latch_NS高電位，輸入對管M0、M1的漏端還是被拉到低電位。所以通過輸入對管M0、M1柵漏電容耦合到輸入端的噪聲就很小。其功耗與普通的動態(tài)鎖存比較器一樣，幾乎為O。實施例二參見圖4，表示本發(fā)明鎖存比較器的另一較優(yōu)實施例。圖4電路中，輸入對管及開關(guān)管均為為PM0S，與此相應(yīng)，其它部分的PM0S/NM0S管做相應(yīng)變動。電路工作原理與實施例一類似，不再贅述。以上實施例的鎖存比較器電路十分簡單，在保證其低功耗的同時，可使鎖存比較器的踢回噪聲較小，目前已應(yīng)用于一款產(chǎn)品(IP 12bit sar adc)的研制過程，仿真實驗表明其具有較好的性能。
以上僅是本發(fā)明的優(yōu)選實施方式，其關(guān)鍵在于利用改進(jìn)型的動態(tài)鎖存比較器實現(xiàn)其低功耗和低踢回噪聲的應(yīng)用。應(yīng)當(dāng)指出的是，上述優(yōu)選實施方式不應(yīng)視為對本發(fā)明的限制，本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明的精神和范圍內(nèi)，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種動態(tài)鎖存比較器，其特征在于，包括由正相鎖存信號控制的第一開關(guān)電路和第二開關(guān)電路、由反相鎖存信號控制的第三開關(guān)電路和第四開關(guān)電路，其中 所述第一開關(guān)電路接于第一再生節(jié)點和第一輸入管輸出端之間； 所述第二開關(guān)電路接于第二再生節(jié)點和第二輸入管輸出端之間； 所述第三開關(guān)電路接于第一輸入管輸出端和地/電源之間； 所述第四開關(guān)電路接于第二輸入管輸出端和地/電源之間。
2.如權(quán)利要求I所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路均為一 CMOS管。
3.如權(quán)利要求2所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路分別為一 NMOS管，其中 第一輸入NMOS管、第二輸入NMOS管的柵極分別作為第一信號輸端、第二信號輸入端，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極共同通過一由正相鎖存信號控制的偏置NMOS管接地； 第一開關(guān)NMOS管、第二開關(guān)NMOS管的柵極共同接入正相鎖存信號，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極分別接所述第一輸入NMOS管、第二輸入NMOS管的漏極； 第三開關(guān)NMOS管、第四開關(guān)NMOS管的柵極共同接入反相鎖存信號，源極共同接地，漏極分別接所述第一輸入NMOS管、第二輸入NMOS管的漏極。
4.如權(quán)利要求2所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路分別為一 PMOS管，其中 第一輸入PMOS管、第二輸入PMOS管的柵極分別作為第一信號輸端、第二信號輸入端，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極共同通過一由反相鎖存信號控制的偏置PMOS管接電源； 第一開關(guān)PMOS管、第二開關(guān)PMOS管的柵極共同接入正相鎖存信號，漏極分別接所述第一再生節(jié)點、第二再生節(jié)點，源極分別接所述第一輸入PMOS管、第二輸入PMOS管的漏極； 第三開關(guān)PMOS管、第四開關(guān)PMOS管的柵極共同接入反相鎖存信號，源極共同接電源，漏極分別接所述第一輸入PMOS管、第二輸入PMOS管的漏極。
5.如權(quán)利要求I所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為多個CMOS管構(gòu)成的電路。
6.如權(quán)利要求I所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為一三極管。
7.如權(quán)利要求I所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管、所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路及第四開關(guān)電路為多個三極管構(gòu)成的電路。
8.如權(quán)利要求I所述的動態(tài)鎖存比較器，其特征在于，所述第一輸入管、第二輸入管的輸入端分別設(shè)置前置放大器。
9.如權(quán)利要求8所述的動態(tài)鎖存比較器，其特征在于，所述前置放大器為源極跟隨器或射極跟隨器。
10.如權(quán)利要求I 9任一項所述的動態(tài)鎖存比較器，其特征在于，所述正相鎖存信號和所述反相鎖存信號為兩相非交疊時鐘信號?！?br> 全文摘要
本發(fā)明涉及鎖存比較器電路結(jié)構(gòu)領(lǐng)域，具體公開一種動態(tài)鎖存比較器，包括由正相鎖存信號控制的第一開關(guān)電路和第二開關(guān)電路、由反相鎖存信號控制的第三開關(guān)電路和第四開關(guān)電路，其中所述第一開關(guān)電路接于第一正反饋節(jié)點再生節(jié)點和第一輸入管輸出端之間；所述第二開關(guān)電路接于第二正反饋節(jié)點再生節(jié)點和第二輸入管輸出端之間；所述第三開關(guān)電路接于第一輸入管輸出端和地/電源之間；所述第四開關(guān)電路接于第二輸入管輸出端和地/電源之間。本發(fā)明在現(xiàn)有動態(tài)鎖存器的基礎(chǔ)上增加四個開關(guān)電路，在復(fù)位周期、再生周期都可使輸入對管的輸出端電位穩(wěn)定不變，因而在低功耗基礎(chǔ)上可有效降低踢回噪聲。
文檔編號H03K5/22GK102957405SQ20111025330
公開日2013年3月6日 申請日期2011年8月30日 優(yōu)先權(quán)日2011年8月30日
發(fā)明者潘少輝, 胡勝發(fā) 申請人:安凱(廣州)微電子技術(shù)有限公司