專利名稱：一種tap接口優(yōu)化電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種TAP接口優(yōu)化電路，可用于各種具有標準邊界掃描功能的電路中，尤其是對于微控制器、微處理器、混合信號設備等PIN腳數(shù)目受限的電路來說更具適用性。
背景技術(shù)：
傳統(tǒng)的邊界掃描電路基本都是在IEEE 1149. 1標準的基礎上實現(xiàn)的，一些基于 IEEE 1149. 4、IEEE 1149. 5、IEEE 1149. 6、IEEE 1532 等標準所實現(xiàn)的電路也是以 IEEE 1149. 1標準為基礎，應用于不同領(lǐng)域而又各具特色的邊界掃描電路。它們都采用四個或者五個PIN腳結(jié)構(gòu)的TAP接口，包括測試數(shù)據(jù)輸出信號TD0、測試模式選擇信號TMS、測試時鐘信號TCK、測試數(shù)據(jù)輸入信號TDI以及可選的測試復位信號(異步復位信號)TRST。如圖1 所示，JTAG控制器通過五個PIN腳實現(xiàn)對目標IC中邊界掃描電路的訪問。但是，由于現(xiàn)今的大多數(shù)系統(tǒng)皆整合多個IC，并有嚴格的尺寸限制，因此，必須盡最大可能減少PIN腳及信號控制線數(shù)目以便達到加入其它功能PIN腳和(或者)降低封裝成本的目的，最終幫助設計人員達到目標IC體積外型的設計目標。而現(xiàn)有的四個或者五個 PIN腳結(jié)構(gòu)的TAP接口電路在結(jié)構(gòu)上并不能滿足要求。目前為止，業(yè)界已經(jīng)存在一些TAP (Test Access Port)接口優(yōu)化技術(shù)。新的邊界掃描標準IEEE 1149. 7于2009年第二季發(fā)布，它在IEEE 1149. 1標準的基礎上通過一種非常復雜的方式實現(xiàn)了將PIN腳數(shù)目壓縮至兩個的目的，但是，接口轉(zhuǎn)換及控制電路過于復雜，硬件開銷比較大，必要時還需要引入特定功能的外圍設備才能完全實現(xiàn)測試及調(diào)試的目的，在性能上不易滿足要求。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足之處，提供一種新的相對簡單的 TAP接口優(yōu)化電路，使得在不改變優(yōu)化前測試時鐘頻率的前提下，將傳統(tǒng)TAP接口的四個或者五個PIN腳壓縮至兩個或者三個。本發(fā)明的技術(shù)解決方案是一種TAP接口優(yōu)化電路，包括發(fā)送端214和接收端215，所述發(fā)送端214又包括 JTAG控制器102、第一寄存器201、第二寄存器202、與門203和第一雙向傳輸電路204 ；所述接收端215又包括邊界掃描電路103、上電復位電路210、復位同步電路211、控制邏輯212、 第二雙向傳輸電路205、第一捕獲寄存器206、第二捕獲寄存器207、第一更新寄存器208、第二更新寄存器209、TAP狀態(tài)機213和上拉電路216 ；JTAG控制器102輸出測試數(shù)據(jù)輸出信號和測試模式選擇信號，依次作為第一寄存器201和第二寄存器202的數(shù)據(jù)輸入，JTAG控制器102輸出的異步復位信號同時連接到第一寄存器201的復位端、第二寄存器202的置位端和與門203的一個輸入端；外部時鐘信號同時連接到第一寄存器201的時鐘端、第二寄存器202的時鐘端、與門203的另一個輸入端、復位同步電路211、控制邏輯212、第一捕獲寄存器206和第二捕獲寄存器207的時鐘端；與門203的輸出作為JTAG控制器102的測試時鐘信號；第一寄存器201的輸出作為第一雙向傳輸電路204的輸入信號，第一雙向傳輸電路204實現(xiàn)與第二雙向傳輸電路205之間的數(shù)據(jù)交換和傳輸，第一雙向傳輸電路204的輸出信號作為JTAG控制器102的測試數(shù)據(jù)輸入信號；第二寄存器202的輸出信號作為所述發(fā)送端214的測試模式選擇信號輸出給接收端215;在接收端215中，上拉電路216將輸入的測試模式選擇信號上拉到高電平之后送入復位同步電路211和第二捕獲寄存器207 ；上電復位電路210為復位同步電路211提供上電復位脈沖，復位同步電路211還接收TAP狀態(tài)機213提供的同步復位信號，TAP狀態(tài)機 213輸出的同步復位信號同時還輸入給控制邏輯212、第一更新寄存器208的復位端和第二更新寄存器209的置位端；復位同步電路211輸出使能信號給控制邏輯212，同時還輸出異步復位信號給TAP狀態(tài)機213和邊界掃描電路103 ；第二雙向傳輸電路205接收TAP狀態(tài)機213輸出的使能信號和邊界掃描電路103 的測試數(shù)據(jù)輸出信號，第二雙向傳輸電路205的輸出信號送入第一捕獲寄存器206 ；第一捕獲寄存器206和第二捕獲寄存器207的輸出分別連接到第一更新寄存器208和第二更新寄存器209的數(shù)據(jù)輸入端；控制邏輯212輸出更新時鐘信號給第一更新寄存器208和第二更新寄存器209，同時還輸出測試時鐘信號給邊界掃描電路103 ；第一更新寄存器208和第二更新寄存器209的輸出信號分別作為邊界掃描電路103的測試數(shù)據(jù)輸入信號和測試模式選擇信號。所述第一雙向傳輸電路204包括緩沖器601、電阻605和第一電壓比較電路603， 所述第二雙向傳輸電路205包括三態(tài)緩沖器602、電阻606和第二電壓比較電路604 ；第一雙向傳輸電路204的輸入信號同時送入緩沖器601和第一電壓比較電路603 中，緩沖器601的輸出經(jīng)過電阻605之后連接到第一電壓比較電路603，同時作為數(shù)據(jù)交換信號送入第二雙向傳輸電路205中的電阻606和第二電壓比較電路604中；第一電壓比較電路603根據(jù)所述數(shù)據(jù)交換信號決定輸出高電平、低電平或者第一雙向傳輸電路204的輸入信號的反信號；電阻606的另一端連接到三態(tài)緩沖器602的輸出，三態(tài)緩沖器602的三態(tài)控制端連接輸入的使能信號，三態(tài)緩沖器602的輸入端連接來自邊界掃描電路103的測試數(shù)據(jù)輸出信號，第二電壓比較電路604根據(jù)數(shù)據(jù)交換信號決定輸出高電平、低電平或者所述邊界掃描電路103的測試數(shù)據(jù)輸出信號的反信號。所述電阻605和電阻606的阻值相同，所述緩沖器601和三態(tài)緩沖器602的驅(qū)動能力相同。所述控制邏輯212包括與門302、與門303和或門301 ；外部時鐘信號輸入到與門 303的輸入端，其反信號輸入到與門302的輸入端；復位同步電路211提供的使能信號和 TAP狀態(tài)機213輸出的同步復位信號同時輸入到或門301的兩個輸入端，或門301的輸出端同時連接到兩個與門作為兩個與門的輸入，與門302的輸出即為更新時鐘信號，與門303的輸出即為給邊界掃描電路103的測試時鐘信號。所述復位同步電路211包括狀態(tài)機501和寄存器502 ；狀態(tài)機501的四個輸入分別為經(jīng)過上拉電路216處理之后的測試模式選擇信號、 上電復位脈沖、外部時鐘信號和同步復位信號；外部時鐘信號的反信號還輸入到寄存器502的時鐘端，上電復位脈沖還輸入到寄存器502的復位端；狀態(tài)機501的一個輸出為異步復位信號，另一個輸出CE通過寄存器502輸出作為控制邏輯212的使能信號；所述狀態(tài)機501的狀態(tài)轉(zhuǎn)移關(guān)系為在外部時鐘信號的作用下，若上電復位脈沖有效或者同步復位信號為低電平時， 狀態(tài)機501由狀態(tài)503進入狀態(tài)504 ；進入狀態(tài)504之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，由狀態(tài)504進入狀態(tài)505 ；進入狀態(tài)505之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，進入狀態(tài)506，反之則返回狀態(tài)504 ；進入狀態(tài)506之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，返回狀態(tài)504，反之則進入狀態(tài)507 ；進入狀態(tài)507之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為高電平時，進入狀態(tài)508，反之則返回狀態(tài)504 ；進入狀態(tài)508 之后，若同步復位信號為高電平，則進入到初始狀態(tài)，即狀態(tài)503;所述狀態(tài)503為初始狀態(tài)，即狀態(tài)機501輸出的CE為低電平，當同步復位信號為高電平時，繼續(xù)保持初始狀態(tài)不變；所述狀態(tài)504 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號，輸出的異步復位信號為低電平，當所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為高電平時，繼續(xù)保持本狀態(tài)；所述狀態(tài)505 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)506 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)507 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)508 狀態(tài)機501輸出的CE為高電平，輸出的異步復位信號為高電平，當同步復位信號為低電平時，繼續(xù)保持本狀態(tài)不變。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是1、本發(fā)明與基于IEEE 1149. 1標準所設計的TAP接口電路結(jié)構(gòu)相比，本發(fā)明將PIN 腳壓縮至兩個或者三個(當發(fā)送端214和接收端215各自有時鐘模塊提供時鐘時，本發(fā)明中外部時鐘信號控制線可以省略，此時TAP接口的PIN腳數(shù)目為兩個)，減少了 PIN腳數(shù)目以及信號控制線，有助于設計人員達到目標IC體積外型的設計目的，降低了封裝成本，或者也可以選擇在不改變體積外型的情況下加入其它功能引腳。2、本發(fā)明所使用的測試時鐘頻率(外部時鐘信號)始終和未優(yōu)化的普通邊界掃描電路的測試時鐘頻率相等，因此本發(fā)明方案對測試速率沒有影響，不會變慢。


圖1為一種傳統(tǒng)的5-PIN結(jié)構(gòu)JTAG電路實現(xiàn)方案示意圖；圖2為本發(fā)明提出的TAP接口優(yōu)化電路實現(xiàn)方案示意圖；圖3為本發(fā)明控制邏輯的組成示意圖；圖4為IEEE 1149. 1標準所規(guī)定的TAP狀態(tài)機的狀態(tài)轉(zhuǎn)移圖；圖5A為本發(fā)明復位同步電路的組成示意圖；圖5B為圖5A中狀態(tài)機的狀態(tài)轉(zhuǎn)移圖；圖6為本發(fā)明雙向傳輸電路的示意圖；圖7為圖6中電壓比較電路的工作原理示意圖8為本發(fā)明所設計電路的完整數(shù)據(jù)流圖。
具體實施例方式圖1所示為傳統(tǒng)的使用TAP控制器對目標IC中的邊界掃描電路進行訪問的電路實現(xiàn)方案示意圖。該電路由時鐘源101、JTAG控制器102、邊界掃描電路103、TAP接口 104 組成。其中，時鐘源101為JTAG控制器102提供了外部時鐘信號CLK，并且經(jīng)過JTAG控制器102處理之后生成了目標IC中邊界掃描電路103所需的測試時鐘信號TCK。JTAG控制器102使用五根JTAG控制線(TDO、TMS、TCK、TDI和TRST)通過TAP接口 104實現(xiàn)對目標 IC中邊界掃描電路103的控制。圖2所示為本發(fā)明提出的TAP接口優(yōu)化電路實現(xiàn)方案示意圖，包括發(fā)送端214和接收端215，二者通過三條信號控制線(數(shù)據(jù)交換信號DI0、測試模式選擇信號TMS和外部時鐘信號CLK)相連。外部時鐘信號CLK可以由發(fā)送端214或者接收端215中提供的時鐘源驅(qū)動，也可以由外部時鐘源驅(qū)動。當發(fā)送端214和接收端215各自有時鐘模塊提供時鐘時，本發(fā)明中外部時鐘信號CLK可以省略，此時目標IC的TAP接口 PIN腳數(shù)目就可以被壓縮至兩個，僅剩數(shù)據(jù)交換信號DIO和測試模式選擇信號TMS對應的PIN腳。所述發(fā)送端214又包括JTAG控制器102、第一寄存器201、第二寄存器202、與門 203和第一雙向傳輸電路204 ；所述接收端215又包括邊界掃描電路103、上電復位電路 210、復位同步電路211、控制邏輯212、第二雙向傳輸電路205、第一捕獲寄存器206、第二捕獲寄存器207、第一更新寄存器208、第二更新寄存器209、TAP狀態(tài)機213和上拉電路216。JTAG控制器102輸出測試數(shù)據(jù)輸出信號TD0_0和測試模式選擇信號TMS_0，依次作為第一寄存器201和第二寄存器202的數(shù)據(jù)輸入，JTAG控制器102輸出的異步復位信號 TRST_0同時連接到第一寄存器201的復位端、第二寄存器202的置位端和與門203的一個輸入端；外部時鐘信號CLK同時連接到第一寄存器201的時鐘端、第二寄存器202的時鐘端、與門203的另一個輸入端、復位同步電路211、控制邏輯212、第一捕獲寄存器206和第二捕獲寄存器207的時鐘端；與門203的輸出作為JTAG控制器102的測試時鐘信號TCK_0 ； 第一寄存器201的輸出信號DOUT作為第一雙向傳輸電路204的輸入信號，第一雙向傳輸電路204實現(xiàn)與第二雙向傳輸電路205之間的數(shù)據(jù)交換和傳輸，第一雙向傳輸電路204的輸出信號作為JTAG控制器102的測試數(shù)據(jù)輸入信號TDI_0 ；第二寄存器202的輸出信號TMS 作為所述發(fā)送端214的測試模式選擇信號TMS_IN輸出給接收端215。當異步復位信號TRST_0為低電平時，第一寄存器201和第二寄存器202的輸出分別被復位為ο以及置位為1，測試時鐘信號TCK_0恒為低電平；當異步復位信號TRST_0為高電平時，不再影響第一寄存器201、第二寄存器202和與門203的輸出。第一雙向傳輸電路204具有雙向數(shù)據(jù)交換和傳輸?shù)墓δ?，測試數(shù)據(jù)可以從DOUT端輸入，DIO端輸出，也可以從DIO端輸入，TDI_0端輸出，并且這兩種行為可以同時進行。從圖中也可以看出，當異步復位信號TRST_0為高電平時，測試時鐘信號TCK_0與外部時鐘信號CLK具有相同的時鐘頻率，第一寄存器201和第二寄存器202在每個外部時鐘信號CLK時鐘周期輸出一組新的測試數(shù)據(jù)輸出信號TD0_0和測試模式選擇信號TMS_0。在接收端215中，上拉電路216將輸入的測試模式選擇信號TMS_IN上拉到高電平之后送入復位同步電路211和第二捕獲寄存器207 ；上電復位電路210為復位同步電路211提供上電復位脈沖P0R，復位同步電路211還接收TAP狀態(tài)機213提供的同步復位信號RST， TAP狀態(tài)機213輸出的同步復位信號RST同時還輸入給控制邏輯212、第一更新寄存器208 的復位端和第二更新寄存器209的置位端；復位同步電路211輸出使能信號CENA給控制邏輯212，同時還輸出異步復位信號TRST給TAP狀態(tài)機213和邊界掃描電路103。第二雙向傳輸電路205接收TAP狀態(tài)機213輸出的使能信號OENA和邊界掃描電路103的測試數(shù)據(jù)輸出信號TD0，第二雙向傳輸電路205的輸出信號DIN送入第一捕獲寄存器206 ；第一捕獲寄存器206和第二捕獲寄存器207的輸出分別連接到第一更新寄存器208 和第二更新寄存器209的數(shù)據(jù)輸入端；控制邏輯212輸出更新時鐘信號UCK給第一更新寄存器208和第二更新寄存器209，同時還輸出測試時鐘信號TCK給邊界掃描電路103 ；第一更新寄存器208和第二更新寄存器209的輸出信號分別作為邊界掃描電路103的測試數(shù)據(jù)輸入信號TDI和測試模式選擇信號TMS。當目標IC上電時，上電復位電路210能夠提供一個短暫的上電復位脈沖P0R，用于初始化復位同步電路211，使得異步復位信號TRST變?yōu)榈碗娖?，從而使TAP狀態(tài)機213處于圖4所示的TEST LOGIC RESET狀態(tài)。該功能也可以通過其他方式實現(xiàn)，比如可以利用目標IC提供的復位信號來代替。復位同步電路211的主要作用有兩個，一是當目標IC工作在一個沒有發(fā)送端214的系統(tǒng)中時，它可以將接收端215保持在復位狀態(tài)；二是當系統(tǒng)中存在發(fā)送端214時，它可以起到數(shù)據(jù)同步的作用，從而決定數(shù)據(jù)轉(zhuǎn)換和傳輸?shù)恼_性?？刂七壿?12為第一更新寄存器208和第二更新寄存器209提供更新時鐘信號UCK以及為邊界掃描電路103提供測試時鐘信號TCK。第二雙向傳輸電路205的工作方式與第一雙向傳輸電路204類似，當TAP狀態(tài)機213輸出的使能信號OENA為高電平時，數(shù)據(jù)可以從DIO端輸入， DIN端輸出，也可以從TDO端輸入，DIO端輸出，并且這兩種行為可以同時進行；當使能信號 OENA為低電平時，數(shù)據(jù)僅可以從DIO端輸入，DIN端輸出。第一捕獲寄存器206和第二捕獲寄存器207以外部時鐘信號CLK作為時鐘信號，實時捕獲從發(fā)送端214輸出的測試模式選擇信號TMS_IN和從第二雙向傳輸電路205輸出的信號DIN。第一更新寄存器208和第二更新寄存器209以更新時鐘信號UCK作為時鐘信號，并且當異步復位信號TRST為低電平時，它們的輸出分別被復位為0以及置位為1。TAP狀態(tài)機213的功能設計完全依據(jù)IEEE 1149. 1標準，其輸入的測試模式選擇信號TMS和測試時鐘信號TCK用于TAP狀態(tài)機213的狀態(tài)轉(zhuǎn)換，異步復位信號TRST用于TAP狀態(tài)機213的異步復位；輸出的同步復位信號RST 僅在圖4所示的TEST LOGIC RESET狀態(tài)時為低電平；使能信號OENA在TAP狀態(tài)機213處于圖4所示的SHIFT-DR或者SHIFT4R狀態(tài)時變?yōu)楦唠娖健＝邮斩?15的測試模式選擇信號TMS_IN在沒有被發(fā)送端214的輸出驅(qū)動情況下會被上拉電路216上拉至高電平，否則與發(fā)送端214中第二寄存器202的輸出信號TMS相同。圖3所示為圖2控制邏輯212的組成示意圖，包括與門302、與門303和或門301。 外部時鐘信號CLK輸入到與門303的輸入端，其反信號輸入到與門302的輸入端；復位同步電路211提供的使能信號CENA和TAP狀態(tài)機213輸出的同步復位信號RST同時輸入到或門301的兩個輸入端，或門301的輸出端OR同時連接到與門302和303作為兩個與門的輸入，與門302的輸出即為更新時鐘信號UCK，與門303的輸出即為給邊界掃描電路103的測試時鐘信號TCK。當OR為低電平時，測試時鐘信號TCK和更新時鐘信號UCK恒為低電平；當 OR為高電平時，測試時鐘信號TCK和更新時鐘信號UCK與外部時鐘信號CLK具有相同的時鐘頻率，并且測試時鐘信號TCK與外部時鐘信號CLK完全同步，更新時鐘信號UCK和外部時鐘信號CLK相差半個時鐘周期。圖5A所示為本發(fā)明復位同步電路211的組成示意圖，包括狀態(tài)機501和寄存器 502。狀態(tài)機501的四個輸入分別為經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_ IN、上電復位脈沖P0R、外部時鐘信號CLK和同步復位信號RST ；外部時鐘信號CLK的反信號還輸入到寄存器502的時鐘端，上電復位脈沖POR還輸入到寄存器502的復位端；狀態(tài)機501的一個輸出為異步復位信號TRST，另一個輸出CE通過寄存器502輸出作為控制邏輯212的使能信號CENA。狀態(tài)機501在外部時鐘信號CLK的上升沿進行狀態(tài)轉(zhuǎn)換，寄存器 502由CLK的下降沿觸發(fā)輸出；狀態(tài)機501輸出的異步復位信號TRST用于TAP狀態(tài)機213 和邊界掃描電路103的異步復位。當上電復位脈沖POR有效時，寄存器502的輸出被復位為0。圖5B描述了圖5A中狀態(tài)機501的狀態(tài)轉(zhuǎn)移關(guān)系。所述狀態(tài)機501的狀態(tài)轉(zhuǎn)移關(guān)系為在外部時鐘信號CLK的作用下，若上電復位脈沖POR有效或者同步復位信號RST 為低電平時，狀態(tài)機501由狀態(tài)503進入狀態(tài)504 ；進入狀態(tài)504之后，若所述經(jīng)過上拉電路 216處理之后的測試模式選擇信號TMS_IN為低電平時，由狀態(tài)504進入狀態(tài)505 ；進入狀態(tài) 505之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN為低電平時，進入狀態(tài)506，反之則返回狀態(tài)504 ；進入狀態(tài)506之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN為低電平時，返回狀態(tài)504，反之則進入狀態(tài)507 ；進入狀態(tài)507之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN為高電平時，進入狀態(tài) 508，反之則返回狀態(tài)504 ；進入狀態(tài)508之后，若同步復位信號RST為高電平，則進入到初始狀態(tài)，即狀態(tài)503。狀態(tài)503為初始狀態(tài)，即狀態(tài)機501輸出的CE為低電平，當同步復位信號RST為高電平時，繼續(xù)保持初始狀態(tài)不變；狀態(tài)504 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN，輸出的異步復位信號TRST為低電平，當所述經(jīng)過上拉電路216處理之后的測試模式選擇信號 TMS_IN為高電平時，繼續(xù)保持本狀態(tài)；狀態(tài)505 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN ；狀態(tài)506 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN ；狀態(tài)507 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號TMS_IN ；狀態(tài)508 狀態(tài)機501輸出的CE為高電平，輸出的異步復位信號TRST為高電平， 當同步復位信號RST為低電平時，繼續(xù)保持本狀態(tài)不變?；谝陨显O計，若上電復位脈沖POR有效或者同步復位信號RST為低電平時，狀態(tài)機501會由狀態(tài)503進入狀態(tài)504，并且只要輸入的測試模式選擇信號TMS_IN為高電平， 狀態(tài)機501將保持在狀態(tài)504。在圖2的說明中已經(jīng)提到，當測試模式選擇信號TMS_IN信號沒有被發(fā)送端214的輸出驅(qū)動時，測試模式選擇信號TMS_IN被上拉電路216上拉至高電平。因此，狀態(tài)機501繼續(xù)保持在狀態(tài)504，異步復位信號TRST繼續(xù)保持為低電平，于是接收端215將處于未被激活的復位狀態(tài)，不能針對目標IC進行工作。當發(fā)送端214和接收端215初次相連時，由于電性能的影響，電路會產(chǎn)生一些未知的碼流序列。如果這些碼流不加以控制，則會影響到整個電路工作的正確性，因此需要進行同步。從圖5B中可以看出，只有當輸入的測試模式選擇信號11^_訊為“0011”的碼流序列時，狀態(tài)機501才可以精確的轉(zhuǎn)移到狀態(tài)508，接收端215的復位狀態(tài)才能解除，同步才能被建立。因此，本發(fā)明所設計的狀態(tài)轉(zhuǎn)移關(guān)系可以過濾掉以下三種未知的碼流序列(1) “101”序列，狀態(tài)變化過程為504-505-504 ；(2) “10001 ”序列，狀態(tài)變化過程為504-505-506-504 ；(3) “100101，，序列，狀態(tài)變化過程為504-505-506-507-504。顯然，這提供了一種設計思想，亦即如果需要，可以通過更改狀態(tài)機501的行為來過濾掉更多種類的未知碼流序列，從而減小電路同步失敗的幾率。需要注意的是，輸入序列 “0011”中的最后一個1將成為提供給邊界掃描電路103及TAP狀態(tài)機213的第一個測試模式選擇信號TMS數(shù)據(jù)，TAP狀態(tài)機213將仍然處于TEST LOGIC RESET狀態(tài)。圖6所示為本發(fā)明雙向傳輸電路的示意圖，第一雙向傳輸電路204包括緩沖器 601、電阻605和第一電壓比較電路603，第二雙向傳輸電路205包括三態(tài)緩沖器602、電阻 606和第二電壓比較電路604。第一雙向傳輸電路204的輸入信號DOUT同時送入緩沖器601和第一電壓比較電路603中，緩沖器601的輸出經(jīng)過電阻605之后連接到第一電壓比較電路603，同時作為數(shù)據(jù)交換信號DIO送入第二雙向傳輸電路205中的電阻606和第二電壓比較電路604中；第一電壓比較電路603根據(jù)所述數(shù)據(jù)交換信號DIO決定輸出高電平、低電平或者第一雙向傳輸電路204的輸入信號DOUT的反信號；電阻606的另一端連接到三態(tài)緩沖器602的輸出， 三態(tài)緩沖器602的三態(tài)控制端連接輸入的使能信號0ΕΝΑ，三態(tài)緩沖器602的輸入端連接來自邊界掃描電路103的測試數(shù)據(jù)輸出信號TD0，第二電壓比較電路604根據(jù)數(shù)據(jù)交換信號 DIO決定輸出高電平、低電平或者所述邊界掃描電路103的測試數(shù)據(jù)輸出信號TDO的反信號。電阻605和電阻606的阻值相同，緩沖器601和三態(tài)緩沖器602的驅(qū)動能力相同。 這樣設計的好處是，當使能信號OENA為低電平時，數(shù)據(jù)交換信號DIO僅被緩沖器601驅(qū)動， 其值與DOUT端的信號值相等；當使能信號OENA為高電平時，數(shù)據(jù)交換信號DIO同時被緩沖器601和三態(tài)緩沖器602驅(qū)動，如果DOUT端和TDO端的信號均為高電平，則數(shù)據(jù)交換信號 DIO也被驅(qū)動為高電平；如果DOUT端和TDO端的信號均為低電平，則數(shù)據(jù)交換信號DIO也被驅(qū)動為低電平；如果DOUT端和TDO端的信號互反，則數(shù)據(jù)交換信號DIO被驅(qū)動為中間電平 MID。圖7為第一電壓比較電路603或第二電壓比較電路604的工作原理示意圖，整個電路由第一偏置電流源702、第二偏置電流源703、P溝道晶體管701、N溝道晶體管704、多路選擇器705、緩沖器706和反相器707組成。數(shù)據(jù)交換信號DIO連接P溝道晶體管701和N溝道晶體管704的柵極，用于控制其開關(guān)；中間信號SO和Sl用于多路選擇器705的輸出選擇；第一偏置電流源702處于P 溝道晶體管701和地GND之間，第二偏置電流源703處于N溝道晶體管704和電源VDD之間；輸入信號DOUT或者TDO經(jīng)過反相器707連接至多路選擇器705的一個輸入端，多路選擇器705的另外兩個輸入端分別與高電平HIGH和低電平LOW相連；多路選擇器705的輸出信號經(jīng)過緩沖器706驅(qū)動后輸出，且輸出的測試數(shù)據(jù)輸入信號TDI_0對應第一電壓比較電路603，第一捕獲寄存器206的輸入信號DIN對應第二電壓比較電路604。當數(shù)據(jù)交換信號DIO為高電平HIGH時，P溝道晶體管701截止，N溝道晶體管704 導通，對應信號SO被N溝道晶體管704下拉至低電平LOW，信號Sl被第一偏置電流源702 下拉至低電平LOW，因此多路選擇器的輸出為高電平HIGH ；當數(shù)據(jù)交換信號DIO為低電平 LOff時，P溝道晶體管701導通，N溝道晶體管704截止，對應信號SO被第二偏置電流源703 上拉至高電平HIGH，信號Sl被P溝道晶體管704上拉至高電平HIGH，因此多路選擇器的輸出為低電平LOW ；當數(shù)據(jù)交換信號DIO為中間電平MID時，這意味著P溝道晶體管701和N 溝道晶體管704均導通，則信號Sl被P溝道晶體管704上拉至高電平HIGH，信號SO被N溝道晶體管704下拉至低電平LOW，因此多路選擇器705的輸出為輸入信號DOUT (或者TD0) 的反信號。綜上所述，可以得出圖6中本發(fā)明雙向傳輸電路的邏輯真值表，如下表所示。當 TAP狀態(tài)機213輸出的使能信號OENA為高電平時，第一雙向傳輸電路204和第二雙向傳輸電路205有效的進行著雙向數(shù)據(jù)交換，DOUT端和TDI_0端的數(shù)據(jù)分別與DIN端和TDO端的數(shù)據(jù)相等；當使能信號OENA為低電平時，僅由DOUT端的數(shù)據(jù)來驅(qū)動數(shù)據(jù)交換信號DI0，為第一捕獲寄存器206提供正確的輸入信號DIN。不定值“X”表示當前狀態(tài)下，數(shù)據(jù)任意。
權(quán)利要求
1.一種TAP接口優(yōu)化電路，其特征在于包括發(fā)送端214和接收端215，所述發(fā)送端214 又包括JTAG控制器102、第一寄存器201、第二寄存器202、與門203和第一雙向傳輸電路 204 ；所述接收端215又包括邊界掃描電路103、上電復位電路210、復位同步電路211、控制邏輯212、第二雙向傳輸電路205、第一捕獲寄存器206、第二捕獲寄存器207、第一更新寄存器208、第二更新寄存器209、TAP狀態(tài)機213和上拉電路216 ；JTAG控制器102輸出測試數(shù)據(jù)輸出信號和測試模式選擇信號，依次作為第一寄存器 201和第二寄存器202的數(shù)據(jù)輸入，JTAG控制器102輸出的異步復位信號同時連接到第一寄存器201的復位端、第二寄存器202的置位端和與門203的一個輸入端；外部時鐘信號同時連接到第一寄存器201的時鐘端、第二寄存器202的時鐘端、與門203的另一個輸入端、 復位同步電路211、控制邏輯212、第一捕獲寄存器206和第二捕獲寄存器207的時鐘端；與門203的輸出作為JTAG控制器102的測試時鐘信號；第一寄存器201的輸出作為第一雙向傳輸電路204的輸入信號，第一雙向傳輸電路204實現(xiàn)與第二雙向傳輸電路205之間的數(shù)據(jù)交換和傳輸，第一雙向傳輸電路204的輸出信號作為JTAG控制器102的測試數(shù)據(jù)輸入信號；第二寄存器202的輸出信號作為所述發(fā)送端214的測試模式選擇信號輸出給接收端 215 ；在接收端215中，上拉電路216將輸入的測試模式選擇信號上拉到高電平之后送入復位同步電路211和第二捕獲寄存器207 ；上電復位電路210為復位同步電路211提供上電復位脈沖，復位同步電路211還接收TAP狀態(tài)機213提供的同步復位信號，TAP狀態(tài)機213 輸出的同步復位信號同時還輸入給控制邏輯212、第一更新寄存器208的復位端和第二更新寄存器209的置位端；復位同步電路211輸出使能信號給控制邏輯212，同時還輸出異步復位信號給TAP狀態(tài)機213和邊界掃描電路103 ；第二雙向傳輸電路205接收TAP狀態(tài)機213輸出的使能信號和邊界掃描電路103的測試數(shù)據(jù)輸出信號，第二雙向傳輸電路205的輸出信號送入第一捕獲寄存器206 ；第一捕獲寄存器206和第二捕獲寄存器207的輸出分別連接到第一更新寄存器208和第二更新寄存器 209的數(shù)據(jù)輸入端；控制邏輯212輸出更新時鐘信號給第一更新寄存器208和第二更新寄存器209，同時還輸出測試時鐘信號給邊界掃描電路103 ；第一更新寄存器208和第二更新寄存器209的輸出信號分別作為邊界掃描電路103的測試數(shù)據(jù)輸入信號和測試模式選擇信號。
2.根據(jù)權(quán)利要求1所述的一種TAP接口優(yōu)化電路，其特征在于所述第一雙向傳輸電路204包括緩沖器601、電阻605和第一電壓比較電路603，所述第二雙向傳輸電路205包括三態(tài)緩沖器602、電阻606和第二電壓比較電路604 ；第一雙向傳輸電路204的輸入信號同時送入緩沖器601和第一電壓比較電路603中， 緩沖器601的輸出經(jīng)過電阻605之后連接到第一電壓比較電路603，同時作為數(shù)據(jù)交換信號送入第二雙向傳輸電路205中的電阻606和第二電壓比較電路604中；第一電壓比較電路603根據(jù)所述數(shù)據(jù)交換信號決定輸出高電平、低電平或者第一雙向傳輸電路204的輸入信號的反信號；電阻606的另一端連接到三態(tài)緩沖器602的輸出，三態(tài)緩沖器602的三態(tài)控制端連接輸入的使能信號，三態(tài)緩沖器602的輸入端連接來自邊界掃描電路103的測試數(shù)據(jù)輸出信號，第二電壓比較電路604根據(jù)數(shù)據(jù)交換信號決定輸出高電平、低電平或者所述邊界掃描電路103的測試數(shù)據(jù)輸出信號的反信號。
3.根據(jù)權(quán)利要求2所述的一種TAP接口優(yōu)化電路，其特征在于所述電阻605和電阻 606的阻值相同，所述緩沖器601和三態(tài)緩沖器602的驅(qū)動能力相同。
4.根據(jù)權(quán)利要求1所述的一種TAP接口優(yōu)化電路，其特征在于所述控制邏輯212包括與門302、與門303和或門301 ；外部時鐘信號輸入到與門303的輸入端，其反信號輸入到與門302的輸入端；復位同步電路211提供的使能信號和TAP狀態(tài)機213輸出的同步復位信號同時輸入到或門301的兩個輸入端，或門301的輸出端同時連接到兩個與門作為兩個與門的輸入，與門302的輸出即為更新時鐘信號，與門303的輸出即為給邊界掃描電路103 的測試時鐘信號。
5.根據(jù)權(quán)利要求1所述的一種TAP接口優(yōu)化電路，其特征在于所述復位同步電路211 包括狀態(tài)機501和寄存器502 ；狀態(tài)機501的四個輸入分別為經(jīng)過上拉電路216處理之后的測試模式選擇信號、上電復位脈沖、外部時鐘信號和同步復位信號；外部時鐘信號的反信號還輸入到寄存器502的時鐘端，上電復位脈沖還輸入到寄存器502的復位端；狀態(tài)機501的一個輸出為異步復位信號，另一個輸出CE通過寄存器502輸出作為控制邏輯212的使能信號。
6.根據(jù)權(quán)利要求5所述的一種TAP接口優(yōu)化電路，其特征在于所述狀態(tài)機501的狀態(tài)轉(zhuǎn)移關(guān)系為在外部時鐘信號的作用下，若上電復位脈沖有效或者同步復位信號為低電平時，狀態(tài)機501由狀態(tài)503進入狀態(tài)504 ；進入狀態(tài)504之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，由狀態(tài)504進入狀態(tài)505 ；進入狀態(tài)505之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，進入狀態(tài)506，反之則返回狀態(tài) 504 ；進入狀態(tài)506之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為低電平時，返回狀態(tài)504，反之則進入狀態(tài)507 ；進入狀態(tài)507之后，若所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為高電平時，進入狀態(tài)508，反之則返回狀態(tài)504 ；進入狀態(tài)508之后，若同步復位信號為高電平，則進入到初始狀態(tài)，即狀態(tài)503 ；所述狀態(tài)503為初始狀態(tài)，即狀態(tài)機501輸出的CE為低電平，當同步復位信號為高電平時，繼續(xù)保持初始狀態(tài)不變；所述狀態(tài)504:接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號，輸出的異步復位信號為低電平，當所述經(jīng)過上拉電路216處理之后的測試模式選擇信號為高電平時， 繼續(xù)保持本狀態(tài)；所述狀態(tài)505 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)506 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)507 接收所述經(jīng)過上拉電路216處理之后的測試模式選擇信號；所述狀態(tài)508 狀態(tài)機501輸出的CE為高電平，輸出的異步復位信號為高電平，當同步復位信號為低電平時，繼續(xù)保持本狀態(tài)不變。
全文摘要
本發(fā)明介紹了一種TAP接口優(yōu)化電路，在不改變優(yōu)化前測試時鐘頻率的前提下，將傳統(tǒng)TAP接口的四個或者五個PIN腳壓縮至兩個或者三個，從而利用JTAG控制器實現(xiàn)訪問目標IC中邊界掃描電路的功能。本發(fā)明適用于需要進行串行操作的邊界掃描電路中，實現(xiàn)對目標IC的測試、仿真、調(diào)試等功能。尤其是對于微控制器、微處理器、混合信號設備等PIN腳數(shù)目受限的電路來說，本發(fā)明將更具適用性。
文檔編號H03K19/0175GK102340304SQ201110254920
公開日2012年2月1日 申請日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日
發(fā)明者劉增榮, 張彥龍, 文治平, 李學武, 武麗帥, 王慜, 王成杰, 郭晨光, 陳雷 申請人:中國航天科技集團公司第九研究院第七七二研究所, 北京時代民芯科技有限公司