專(zhuān)利名稱(chēng)：用于延遲鎖定環(huán)的初始化電路的制作方法
用于延遲鎖定環(huán)的初始化電路本申請(qǐng)是原始申請(qǐng)200480017535. 4(國(guó)際申請(qǐng)?zhí)朠CT/CA2004/000936，國(guó)際申請(qǐng)日2004年6月23日，進(jìn)入中國(guó)國(guó)家階段日2005年12月23日)的分案申請(qǐng)，并因此要求如下優(yōu)先權(quán)2003 年 6 月 25 日遞交的 US 60/482, 260，和2003 年 8 月 25 日遞交的 US 10/647, 664。
背景技術(shù)：
具有可調(diào)節(jié)延遲線的延遲鎖定環(huán)(DLL)被用來(lái)通過(guò)延遲第一時(shí)鐘信號(hào)使第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)同步。該DLL包括鑒相器，其檢測(cè)第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差?；谒鶛z測(cè)的相位差，該DLL通過(guò)增加適當(dāng)?shù)难舆t給第一時(shí)鐘信號(hào)，直到第二時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)同相，從而使第一時(shí)鐘信號(hào)同步于外部時(shí)鐘信號(hào)。圖1是現(xiàn)有技術(shù)DLL 100的方框圖。通過(guò)時(shí)鐘緩沖器101緩沖外部所提供的時(shí)鐘 (CLK)來(lái)提供參考時(shí)鐘(CLK_REF)，該參考時(shí)鐘(CLK_REF)耦合到壓控延遲線102和鑒相器 104。該壓控延遲線102產(chǎn)生輸出時(shí)鐘(CLK_0UT)，該輸出時(shí)鐘(CLK_0UT)是CLK-REF的延遲版本，并且被發(fā)送到裝置內(nèi)的各個(gè)電路中而且也被發(fā)送到復(fù)制延遲電路103。復(fù)制延遲電路103提供與通過(guò)緩沖器101和線路發(fā)送延遲的延遲相似的延遲。復(fù)制延遲對(duì)于本領(lǐng)域的技術(shù)人員是公知的。參見(jiàn)進(jìn)一步解釋復(fù)制延遲的由!7OSS等人共同所有的美國(guó)專(zhuān)利號(hào) 5，796，673。從復(fù)制延遲電路103輸出的反饋時(shí)鐘信號(hào)CLK_FB被耦合到鑒相器104。其他現(xiàn)有技術(shù)的DLL利用數(shù)字延遲線或分接(tapped)延遲線。共有的美國(guó)專(zhuān)利號(hào)5，796，673 和6，087，868中描述了這些DLL。鑒相器104產(chǎn)生取決于CLK_REF和CLK_FB之間相位差的相位控制信號(hào)(UP， DOWN)。DOWN信號(hào)在每個(gè)CLK_REF上升沿上被設(shè)置為邏輯‘ 1’，并且UP信號(hào)在每個(gè)CLK_FB 上升沿上被設(shè)置為邏輯‘1’。當(dāng)接收到這兩個(gè)信號(hào)的第二上升沿時(shí)，UP和DOWN信號(hào)都被復(fù)位到邏輯‘0’。從而，當(dāng)在CLK_FB上升沿之前檢測(cè)到CLK_REF上升沿時(shí)，DOWN信號(hào)轉(zhuǎn)換到邏輯‘0’來(lái)減少壓控延遲線(VOTL) 102中的延遲，直到檢測(cè)到CLK_FB的下一個(gè)上升沿。或者，如果在CLK_REF上升沿之前檢測(cè)到CLK_FB上升沿，UP信號(hào)被維持(邏輯‘1’)來(lái)增加延遲，直到檢測(cè)到CLK_REF的下一個(gè)上升沿。鑒相器104的相位控制信號(hào)(UP/DOWN)通過(guò)電荷泵105和環(huán)路濾波器106結(jié)合，來(lái)提供用于V⑶L 110的可變偏壓VemI 10。偏壓Vem選擇延遲來(lái)通過(guò)V⑶L 102加入到CLK_ REF，來(lái)使 CLK_FB 和 CLK_REF 同步。鑒相器100可以是電平敏感的或沿觸發(fā)的。通常，使用沿觸發(fā)的鑒相器，因?yàn)殡娖矫舾械蔫b相器易受錯(cuò)誤鎖定的影響。然而，時(shí)鐘是自由運(yùn)行的，并且不了解在復(fù)位之后哪個(gè)時(shí)鐘沿將首先出現(xiàn)。從而，取決于鑒相器的輸入信號(hào)之間的初始相位關(guān)系(也就是，取決于在系統(tǒng)復(fù)位或加電之后CLK_REF或CLK_FB的上升沿是否首先出現(xiàn))。當(dāng)延遲應(yīng)該減小(增力口)時(shí)，可能首先觸發(fā)UP (/DOWN)信號(hào)，從而具有沿觸發(fā)的鑒相器的DLL永遠(yuǎn)達(dá)不到鎖定。圖2是現(xiàn)有技術(shù)的沿觸發(fā)鑒相器104的原理圖。鑒相器104檢測(cè)CLK_REF和CLK_FB之間的相位差，并且基于相位差來(lái)將UP、DOWN信號(hào)設(shè)置為邏輯‘1’，以增加或減少延遲。 鑒相器104包括兩個(gè)上升沿觸發(fā)的D-類(lèi)型觸發(fā)器(DFF) 201、203和復(fù)位電路210。每個(gè)DFF 201,203的輸入被耦合到VDD，并且每個(gè)DFF 201、203各自的異步復(fù)位輸入耦合到復(fù)位電路 210的輸出端(RSTb)。當(dāng)RESETS信號(hào)為邏輯‘0，時(shí)或當(dāng)UP和DOWN信號(hào)都為邏輯‘1，時(shí)， 復(fù)位電路210在RSTb信號(hào)上產(chǎn)生邏輯‘0，以復(fù)位DFF 201、203。每個(gè)DFF的時(shí)鐘輸入耦合到各自的一個(gè)輸入信號(hào)(CLK_REF、CLK_FB)，其中DEF 201的時(shí)鐘輸入耦合到CLK_REF并且DEF 203的時(shí)鐘輸入耦合到CLK_FB。每個(gè)DFF 201、 203的輸出端耦合到電荷泵105(圖1)的各自的UP/DOWN輸入端，以便基于所檢測(cè)到的時(shí)鐘之間的相位差來(lái)增加或減小VCDL 102的延遲。如果CLK_REF的上升沿(從邏輯‘0’轉(zhuǎn)換到邏輯‘1’)先于CLK_FB的上升沿被檢測(cè)到，則延遲減小。例如，如果CLK_REF的上升沿在CLK_FB的上升沿之前出現(xiàn)，維持DOWN 信號(hào)(也就是，DFF 201的輸出改變到邏輯‘1’ )來(lái)減小延遲。當(dāng)DOWN信號(hào)為邏輯‘1’時(shí)， 電荷泵和環(huán)路濾波器減小V⑶L 102中的延遲。DOWN信號(hào)保持為邏輯‘ 1’，直到CLK_FB隨后的上升沿對(duì)DFF 203提供時(shí)鐘，并且DFF 203的輸出端上的UP信號(hào)從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。當(dāng)UP和DOWN信號(hào)都為邏輯‘1’時(shí)，復(fù)位電路210在RSTb信號(hào)上產(chǎn)生邏輯‘0’脈沖。耦合到DFF 201,203的異步復(fù)位輸入端的RSTb信號(hào)上的邏輯‘0，脈沖復(fù)位DFF 201、 203，并且UP和DOWN信號(hào)被復(fù)位到邏輯‘0’。如果CLK_FB的上升沿先于CLK_REF的上升沿被檢測(cè)到，延遲增加，UP信號(hào)從邏輯 ‘0’轉(zhuǎn)換到邏輯‘1’。當(dāng)UP信號(hào)為邏輯‘1’時(shí)，電荷泵和環(huán)路濾波器增加通過(guò)延遲線的延遲。UP信號(hào)被保持在邏輯‘ 1’，直到CLK_REF的上升沿對(duì)DFF 203提供時(shí)鐘，并且DOWN信號(hào)轉(zhuǎn)換到邏輯‘1’。當(dāng)UP和DOWN信號(hào)都被維持(為邏輯‘1’)時(shí)，復(fù)位電路210在RSTb 信號(hào)上產(chǎn)生邏輯‘0，并且復(fù)位DFF 201、203。在DFF201、203復(fù)位之后，在DFF輸出端上的 UP和DOWN信號(hào)被復(fù)位到邏輯‘0’。在加電或系統(tǒng)復(fù)位之后，通常將壓控延遲線設(shè)置為最小延遲。如果在復(fù)位或加電之后，CLK_FER信號(hào)的上升沿在CLK_FB信號(hào)的上升沿之前出現(xiàn)，鑒相器104將DOWN信號(hào)設(shè)置為邏輯‘1’來(lái)減小延遲。然而，延遲已經(jīng)是所允許的最小值。因此，全部隨后的鑒相器周期將連續(xù)試圖減小DLL延遲，并且DLL將永遠(yuǎn)達(dá)不到鎖定。圖3是說(shuō)明在復(fù)位之后時(shí)鐘沿調(diào)整次序問(wèn)題的時(shí)序圖。當(dāng)CLK_REF的上升沿先于 CLK_FB的上升沿出現(xiàn)時(shí)，出現(xiàn)達(dá)到鎖定的問(wèn)題。在所示的例子中，CLK_REF的上升沿和CLK_ FB的下降沿同時(shí)出現(xiàn)。然而，相位差是可變的，并且兩個(gè)上升沿可以恰好在同時(shí)出現(xiàn)。結(jié)合圖2所示的電路來(lái)描述圖3。在復(fù)位期間，RESETb信號(hào)保持在邏輯‘0’，并且壓控延遲線中的延遲被設(shè)置為最小的延遲(一個(gè)單位的延遲單元)。同樣，由于DFF 201、203被RESETb 信號(hào)上的邏輯‘0’保持復(fù)位，信號(hào)UP和DOWN都保持在邏輯‘0’。在時(shí)間200時(shí)，RESETb信號(hào)從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。正如所示，在復(fù)位之后， CLK_REF的上升沿出現(xiàn)，隨后出現(xiàn)CLK_FB的上升沿。在時(shí)間202時(shí)，CLK_REF信號(hào)上的第一上升沿(從邏輯‘0，到邏輯‘1，)置位DFF 201，并且DOWN信號(hào)(DFF 201的輸出)被設(shè)置為邏輯‘1，。當(dāng)DOWN信號(hào)為邏輯‘1，時(shí)，減小延遲線中的延遲。然而，DLL延遲已經(jīng)在RESETb為邏輯‘0，時(shí)被設(shè)置在最小值。因此， DOWN信號(hào)上的邏輯‘1’對(duì)于V⑶L的延遲沒(méi)有影響。
在時(shí)間204，CLK_FB信號(hào)上所檢測(cè)到的上升沿置位DFF 203，導(dǎo)致將UP信號(hào)(DFF 203的輸出)設(shè)置為邏輯‘1’。當(dāng)UP信號(hào)和DOWN信號(hào)都為邏輯‘1’時(shí)，復(fù)位電路210在 RSTb信號(hào)上產(chǎn)生邏輯‘0，脈沖，來(lái)復(fù)位DFF201、203，并且將UP和DOWN信號(hào)在時(shí)間206復(fù)位為邏輯‘0’。在時(shí)間208，從CLK_REF的下一個(gè)上升沿開(kāi)始重復(fù)這種順序，并且在CLK_REF和 CLK_FB的每個(gè)隨后上升沿時(shí)繼續(xù)。延遲保持在最小的延遲上，并且因此，DLL永遠(yuǎn)達(dá)不到鎖定。

發(fā)明內(nèi)容
提出了延遲鎖定環(huán)中的一種初始化電路，其保證在復(fù)位之后去往鑒相器的時(shí)鐘信號(hào)的順序適當(dāng)。該延遲鎖定環(huán)包括向參考時(shí)鐘提供延遲以生成反饋時(shí)鐘的延遲電路。該延遲電路具有延遲范圍。延遲鎖定環(huán)中的鑒相器比較參考時(shí)鐘和反饋時(shí)鐘的相位來(lái)改變延遲電路的延遲。在復(fù)位之后，初始化電路保證鑒相器在收到參考時(shí)鐘和反饋時(shí)鐘中的一個(gè)之后最初沿著遠(yuǎn)離延遲范圍第一端的方向改變延遲，并且僅在收到參考時(shí)鐘和反饋時(shí)鐘中的一個(gè)并隨后接收到參考時(shí)鐘和反饋時(shí)鐘中的另一個(gè)之后，該鑒相器能夠沿向著第一端的相反方向改變延遲。延遲范圍的第一端為最小的延遲，并且遠(yuǎn)離第一端的方向增加延遲，并且向著第一端的相反方向減小延遲。該初始化電路在收到參考時(shí)鐘之后增加延遲，并且僅在收到其后面跟隨著反饋時(shí)鐘的參考時(shí)鐘之后能夠減小延遲。初始化電路可以包括第一鎖存器和第二鎖存器，其中第二鎖存器的輸入端耦合到第一鎖存器的輸出端。第一鎖存器響應(yīng)參考時(shí)鐘，并且檢測(cè)參考時(shí)鐘的第一沿來(lái)開(kāi)始沿著遠(yuǎn)離第一端的方向改變延遲。第二鎖存器響應(yīng)反饋時(shí)鐘，并且在由第一鎖存器已經(jīng)檢測(cè)到參考時(shí)鐘第一沿之后，檢測(cè)反饋時(shí)鐘的沿，來(lái)開(kāi)始沿著相反方向改變延遲。 在可選的實(shí)施例中，通過(guò)增加兩個(gè)鎖存器到初始化電路，可以增加更多的延遲，以允許時(shí)鐘穩(wěn)定。第三鎖存器的輸入端耦合到第一鎖存器的輸出端，并且第四鎖存器的輸入端耦合到第三鎖存器的輸出端。第三鎖存器檢測(cè)參考時(shí)鐘的下一個(gè)沿，從而使鑒相電路沿著第一方向的啟動(dòng)延遲至少一個(gè)參考時(shí)鐘周期。第四鎖存器檢測(cè)反饋時(shí)鐘的下一個(gè)沿，從而使鑒相器沿著另一方向的調(diào)整的啟動(dòng)延遲至少一個(gè)反饋時(shí)鐘周期。參考時(shí)鐘的第一沿可以為上升沿，并且反饋時(shí)鐘的沿為上升沿。在可選的實(shí)施例中，初始化電路包括第一鎖存器和第二鎖存器。該第一鎖存器響應(yīng)反饋時(shí)鐘，并且檢測(cè)反饋時(shí)鐘的第一沿，從而開(kāi)始沿著遠(yuǎn)離第一端的方向改變延遲。第二鎖存器響應(yīng)參考時(shí)鐘，在由第一鎖存器已經(jīng)檢測(cè)到反饋時(shí)鐘的第一沿之后，該第二鎖存器檢測(cè)參考時(shí)鐘的沿，從而開(kāi)始沿著相反方向改變延遲。第二鎖存器的輸入端耦合到第一鎖存器的輸出端。鑒相器可以包括響應(yīng)參考時(shí)鐘來(lái)產(chǎn)生第一相位控制信號(hào)的鎖存器以及響應(yīng)反饋時(shí)鐘來(lái)產(chǎn)生第二相位控制信號(hào)的另一鎖存器。


從下面對(duì)本發(fā)明的優(yōu)選實(shí)施例(附圖中進(jìn)行了圖示)的更詳細(xì)的描述中，本發(fā)明的前述和其他的目標(biāo)、特征和優(yōu)點(diǎn)是顯而易見(jiàn)的，附圖中，所有圖中相同的標(biāo)號(hào)表示相同的部件。附圖不必按比例，而是著重說(shuō)明本發(fā)明的原理。圖1是典型的現(xiàn)有技術(shù)的延遲鎖定環(huán)(DLL)的方框圖；圖2是典型的現(xiàn)有技術(shù)的鑒相器的示意圖；圖3是說(shuō)明在復(fù)位之后時(shí)鐘沿順序問(wèn)題的時(shí)序圖；圖4是根據(jù)本發(fā)明的原理包括鑒相器初始化電路的沿觸發(fā)鑒相電路的示意圖；圖5是圖4中所示復(fù)位電路實(shí)施例的電路圖；圖6是說(shuō)明圖4和5所示的電路操作的時(shí)序圖；圖7是說(shuō)明當(dāng)在復(fù)位之后反饋時(shí)鐘的上升沿先于參考時(shí)鐘上升沿時(shí)圖4中所示的電路操作的時(shí)序圖；圖8是在DLL中使用的圖4所示的鑒相器電路的可選實(shí)施例的示意圖，其中在復(fù)位時(shí)將延遲復(fù)位為最大值；圖9是鑒相器初始化電路的可選實(shí)施例的示意圖；圖10仍是鑒相器初始化電路的另一個(gè)實(shí)施例；及圖11是說(shuō)明當(dāng)參考時(shí)鐘的上升沿先于反饋時(shí)鐘的上升沿時(shí)圖9的電路操作的時(shí)序圖。
具體實(shí)施例方式下面是本發(fā)明優(yōu)選實(shí)施例的描述。圖4是根據(jù)本發(fā)明的原理包括鑒相器初始化電路410的沿觸發(fā)鑒相電路400的示意圖。鑒相電路400代替圖1的鑒相器104來(lái)提供新的DLL。鑒相電路400包括檢測(cè)參考時(shí)鐘(CLK_REF)信號(hào)和反饋時(shí)鐘(CLK_FB)信號(hào)之間的相位差的鑒相器412。鑒相器412的輸出端(UP、D0WN)耦合到結(jié)合圖1所示的鑒相器104所描述的電荷泵的各自的UP/DOWN輸入端，以便基于時(shí)鐘之間所檢測(cè)到的相位差來(lái)增加或減小參考時(shí)鐘的延遲。延遲的范圍可以從最小值到最大值。在壓控延遲線中，控制電壓具有一定范圍的允許值。該范圍的一端對(duì)應(yīng)于VCDL的最小延遲值，并且該范圍的另一端對(duì)應(yīng)于VCDL的最大延遲值。VCDL的操作對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是容易理解的，從而不用進(jìn)一步討論。 使用數(shù)字延遲線的其他DLL具有通常等于數(shù)字延遲線中一個(gè)單位延遲的最小延遲值以及通常等于數(shù)字延遲線中多個(gè)單位延遲的最大延遲值。在所示實(shí)施例中，DLL的延遲在復(fù)位時(shí)被復(fù)位到最小值。在節(jié)點(diǎn)A和節(jié)點(diǎn)B上耦合到鑒相器412的鑒相器初始化電路410保證在復(fù)位之后的時(shí)鐘沿的檢測(cè)的正確順序。為了保證正確順序，鑒相器初始化電路410使鑒相器412的操作失效直到在復(fù)位之后已經(jīng)檢測(cè)到CLK_REF的第一上升沿之后。在鑒相器初始化電路410檢測(cè)到CLK_REF的第一上升沿之后，將鑒相器412的狀態(tài)設(shè)置為允許DLL延遲的增加。鑒相器初始化電路410 進(jìn)一步延遲由鑒相器412啟動(dòng)的延遲減小，直到下一個(gè)CLK_FB上升沿，來(lái)保證在系統(tǒng)或加電復(fù)位之后即使在時(shí)鐘之間不存在初始相位差時(shí)，也總是增加延遲。在延遲的初始增加之后，鑒相器412的操作如圖2和3中所描述的現(xiàn)有技術(shù)的鑒相器那樣。通過(guò)在復(fù)位之后首先檢測(cè)CLK_REF的上升沿，并且在啟動(dòng)相位檢測(cè)之前延遲對(duì)CLK_FB的第一上升沿的檢測(cè)， 從而延遲在復(fù)位之后總是增加。在復(fù)位之后通過(guò)總是自動(dòng)地增加延遲，將不會(huì)遇到結(jié)合圖2和3所描述的現(xiàn)有技術(shù)中鑒相器的未鎖定條件。鑒相器初始化電路410包括兩個(gè)DFF 404、403。DFF 404檢測(cè)在復(fù)位之后的CLK_ REF的第一上升沿，并且通過(guò)將節(jié)點(diǎn)A設(shè)置為邏輯‘1，來(lái)增加延遲。DFF 403延遲通過(guò)在節(jié)點(diǎn)B保持邏輯‘0’來(lái)減小延遲的過(guò)程，直到CLK_FB的下一個(gè)上升沿出現(xiàn)。鑒相電路402包括兩個(gè)DFF 401、402和復(fù)位電路416。DFF 404的輸出端(節(jié)點(diǎn) A)耦合到DFF 402的D輸入端，并且DFF 403的輸出端(節(jié)點(diǎn)B)耦合到DFF 401的D輸入端。每個(gè)DFF 401、402各自的異步復(fù)位輸入端耦合到復(fù)位電路416的輸出端(RSTb)。RSTb 信號(hào)在復(fù)位期間(RESETb信號(hào)保持在邏輯‘0’，或UP和DOWN信號(hào)都在邏輯‘1’ )被設(shè)置到邏輯‘0，來(lái)復(fù)位DFF 401,402ο每個(gè)DFF 401、402的時(shí)鐘輸入耦合到各自一個(gè)輸入時(shí)鐘信號(hào)(CLK_REF、CLK_FB) 的相應(yīng)的一個(gè)，其中DFF 401的時(shí)鐘輸入端耦合到CLK_REF，并且DFF 402的時(shí)鐘輸入端耦合CLK_FB。每個(gè)DFF 401,402的輸出端耦合到電荷泵的各自的UP/DOWN輸入端，以便基于時(shí)鐘之間所檢測(cè)的相位差來(lái)增加或減小延遲。圖5是圖4所示的復(fù)位電路416的實(shí)施例的電路圖。復(fù)位電路416包括多個(gè)反相器 215、213、212、217，NAND 門(mén) 216 和 AND-0R-INVERTER211。下面的表 1 示出了描述復(fù)位電
路的操作的真值表。
輸入端輸出端
UPDOWNRESETbRSTb
XXOO 01X1
10X1 11X0表 1在復(fù)位期間，在反相器217的輸入端上，RESETb信號(hào)被設(shè)置為邏輯‘0，并且RSTb 信號(hào)被設(shè)置為邏輯‘0’。在耦合到AND-0R-INVERTER211的一個(gè)輸入的反相器217的輸出端上的邏輯‘1，導(dǎo)致RSTb信號(hào)上的邏輯‘0’。當(dāng)鑒相器電路412的UP和DOWN輸出都轉(zhuǎn)換到邏輯‘1，時(shí)，RSTb信號(hào)被設(shè)置為邏輯‘0’，持續(xù)的時(shí)間長(zhǎng)度等于通過(guò)反相器212、213、214的傳播延遲。先于在NAND門(mén)216的輸入端上DOWN和UP信號(hào)轉(zhuǎn)換為邏輯‘1’，反相器212的輸出為邏輯‘1’。當(dāng)NAND門(mén)216 的輸入都為邏輯‘1’時(shí)，NAND門(mén)216的輸出轉(zhuǎn)換到邏輯‘0’。在反相器215的輸入端的邏輯‘0’導(dǎo)致耦合到AND-0R-INVERTER 211的輸入端的反相器215的輸出端上的邏輯為‘1’。 當(dāng)AND-0R-INVERTER 211的輸入端都為邏輯‘1，時(shí)，RSTb信號(hào)轉(zhuǎn)換到邏輯‘0，。在反相器 214的輸入端上的邏輯“1”傳播通過(guò)反相器213、212，導(dǎo)致耦合到反相器212的輸出端的 AND-0R-INVERTER 211的輸入端上為邏輯‘0，之后，RSTb信號(hào)在邏輯‘1，之后轉(zhuǎn)換回邏輯 ‘1’。這導(dǎo)致在RSTb信號(hào)上的邏輯‘0’脈沖。結(jié)合圖6和7所示的時(shí)序圖來(lái)描述圖4和5中所示的電路的操作。圖6說(shuō)明在復(fù)位之后當(dāng)參考時(shí)鐘的上升沿在反饋時(shí)鐘的上升沿之前時(shí)的情況，并且圖7說(shuō)明在復(fù)位之后當(dāng)反饋時(shí)鐘的上升沿在參考時(shí)鐘的上升沿之前時(shí)的情況。圖6是說(shuō)明圖4和5所示的電路的操作的時(shí)序圖。DFF 403、404的輸出端在節(jié)點(diǎn)B和A上被耦合到DFF 401、402的各自的D-輸入端。圖6中在時(shí)間500之前，在復(fù)位期間，RESETb信號(hào)保持在邏輯‘0’上，并且壓控延遲線中的延遲被設(shè)置為最小延遲。在寬頻范圍DLL中，延遲線的最小延遲可以比CLK_REF周期更大。當(dāng)RESETb信號(hào)和RSTb信號(hào)為邏輯‘0，并且在DFF 401,402,403的各自的D-輸入端上為邏輯‘0’時(shí)，CLK_FB信號(hào)或CLK_REF信號(hào)上的上升沿對(duì)于輸出信號(hào)(UP、D0WN)沒(méi)有影響。RSTb被耦合到DFF 401,402的各自的異步復(fù)位輸入端，并且RESETS耦合到DFF 403,404的各自的異步復(fù)位輸入端。節(jié)點(diǎn)A和B保持在邏輯‘0，信號(hào)，因?yàn)镈FF 403,404 被RESETb信號(hào)保持為復(fù)位。同樣，DFF 401,402的輸出端上的UP和DOWN信號(hào)都保持在邏輯‘0，上，因?yàn)橛蓮?fù)位電路410輸出的RSTb信號(hào)保持在邏輯‘0，，同時(shí)RESETb保持在邏輯 ‘0’，正如圖5所描述的那樣。在復(fù)位周期的結(jié)尾，在時(shí)間500時(shí)，RESETb信號(hào)轉(zhuǎn)換到邏輯‘1，，這允許DFF 404、 403來(lái)轉(zhuǎn)換狀態(tài)。在復(fù)位之后，CLK_REF的第一上升沿(從邏輯‘0’轉(zhuǎn)換到邏輯‘1’)出現(xiàn)在CLK_FB信號(hào)的第一上升沿之前。在時(shí)間502時(shí)，CLK_REF信號(hào)的第一上升沿置位DFF 404，并且在節(jié)點(diǎn)A上的信號(hào) (DFF 404的輸出端)從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。節(jié)點(diǎn)A上的邏輯‘1，允許DFF 402來(lái)設(shè)置UP信號(hào)從而在檢測(cè)CLK_FB的下一個(gè)上升沿之后增加延遲。在時(shí)間504時(shí)，CLK_FB的第一上升沿置位DFF 402，并且UP信號(hào)(DFF 402的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB的第一上升沿也置位DFF 403，并且節(jié)點(diǎn)B上的信號(hào)(DFF 403的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’，這允許在CLK_REF的下一個(gè)上升沿時(shí)減小延遲。在UP信號(hào)為邏輯‘1，時(shí)，增加延遲。鑒相器初始化電路410中的DFF 403保證在復(fù)位之后延遲總是增加，即使信號(hào) (CLK_REF和CLK_FB)之間沒(méi)有初始相位差。在通過(guò)DFF401將DOWN信號(hào)設(shè)置為邏輯‘ 1’之前UP信號(hào)保持在邏輯‘1’的時(shí)間取決于CLK_FB和CLK_REF之間的初始相位差。在時(shí)間505，當(dāng)DFF 401的D-輸入端上的邏輯為‘ 1，時(shí)，CLK_REF的上升沿使DFF 401的輸出端為邏輯‘1，。當(dāng)DFF 401,402的輸出(DOWN、UP)都為邏輯‘1，時(shí)，復(fù)位電路 416在RSTb信號(hào)上產(chǎn)生邏輯‘0，脈沖，以復(fù)位DFF 401、402。在時(shí)間506時(shí)，DFF 401,402 都被復(fù)位，并且輸出端(DOWN、UP)都被復(fù)位為邏輯‘0，。DFF 403、404并不復(fù)位。實(shí)際上， 它們保持在置位狀態(tài)(在節(jié)點(diǎn)A、B處各自的輸出端上邏輯為‘1’)，直到檢測(cè)到下一個(gè)復(fù)位。從而，在延遲的初始增加之后，鑒相器412控制相位控制信號(hào)(UP/DOWN)的產(chǎn)生， 來(lái)進(jìn)一步增加或減小延遲，直到達(dá)到鎖定。鑒相器412通過(guò)產(chǎn)生如時(shí)間508和510時(shí)所示的其他UP信號(hào)轉(zhuǎn)換來(lái)繼續(xù)增加延遲，直到在時(shí)間512時(shí)DLL處于鎖定狀態(tài)。鑒相器412持續(xù)監(jiān)控CLK_REF信號(hào)和CLK_FB信號(hào)之間的相位差，并且通過(guò)適當(dāng)?shù)卦O(shè)置UP/D0WN信號(hào)來(lái)調(diào)節(jié)延遲，從而達(dá)到鎖定。圖7是說(shuō)明圖4中所示的電路在復(fù)位之后反饋時(shí)鐘的第一上升沿出現(xiàn)在參考時(shí)鐘的第一上升沿之前時(shí)的操作的時(shí)序圖。
在時(shí)間700時(shí)，RESETb信號(hào)從邏輯‘0，轉(zhuǎn)換到邏輯‘1，。在時(shí)間701時(shí)，CLK_FB 的上升沿被DFF 403,402忽略，因?yàn)镈FF 404尚未檢測(cè)到CLK_REF的第一上升沿。在時(shí)間702時(shí)，CLK_REF上的第一上升沿置位DFF 404，并且節(jié)點(diǎn)A從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。在時(shí)間703時(shí)，CLK_FB信號(hào)的下一個(gè)上升沿置位DFF 402，并且UP信號(hào)(DFF 402 的輸出)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB信號(hào)的該上升沿也置位DFF 403，并且節(jié)點(diǎn)B 從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。在時(shí)間704，當(dāng)節(jié)點(diǎn)B (DFF 401的D-輸入端)具有邏輯‘1，時(shí)，CLK_REF的上升沿使DFF 401的輸出端上為邏輯‘1，。當(dāng)DFF 401,402的輸出端(DOWN、UP)都為邏輯‘1， 時(shí)，復(fù)位電路416在RSTb信號(hào)上產(chǎn)生邏輯‘0，脈沖來(lái)復(fù)位DFF 401、402，并且輸出端(DOWN、 UP)被設(shè)置為邏輯‘0，。在UP信號(hào)第一次轉(zhuǎn)換到邏輯‘1’以最初增加延遲之后，鑒相器412控制輸出信號(hào) (UP/DOWN)的產(chǎn)生，從而進(jìn)一步增加或減小延遲，直到達(dá)到鎖定。鑒相電路通過(guò)如時(shí)間705 時(shí)所示設(shè)置UP信號(hào)為邏輯‘1’，繼續(xù)增加延遲。圖8是用在DLL中的圖4所示的鑒相電路800的可選實(shí)施例的示意圖，其中在復(fù)位時(shí)將延遲復(fù)位為最大值。在節(jié)點(diǎn)A和B上耦合到鑒相器412的鑒相器初始化電路806保證在復(fù)位之后時(shí)鐘沿檢測(cè)的正確順序。為了保證正確順序，鑒相器初始化電路806使鑒相器412的操作失效，直到在復(fù)位之后已經(jīng)檢測(cè)到CLK_FB的第一上升沿之后。在鑒相器初始化電路806檢測(cè)到CLK_FB的第一上升沿之后，將鑒相器412的狀態(tài)設(shè)置為允許減小DLL延遲。鑒相器初始化電路806進(jìn)一步延遲由鑒相器412啟動(dòng)的延遲增加，直到下一個(gè)CLK_REF上升沿，以保證在系統(tǒng)或加電復(fù)位之后總是減小延遲，即使在時(shí)鐘之間沒(méi)有初始相位差。在延遲的初始減小之后，鑒相器 412的操作如同圖2和3中所描述的現(xiàn)有技術(shù)的鑒相器的操作那樣。通過(guò)首先檢測(cè)在復(fù)位之后CLK_FB的上升沿，并且在啟動(dòng)鑒相之前延遲對(duì)CLK_REF的第一上升沿的檢測(cè)，從而在復(fù)位之后總是減小延遲。通過(guò)在復(fù)位之后總是自動(dòng)地減小延遲，將不會(huì)遇到結(jié)合圖2和3 所描述的現(xiàn)有技術(shù)中鑒相器的未鎖定條件。鑒相器初始化電路806包括兩個(gè)DFF 802、804。DFF 802檢測(cè)在復(fù)位之后CLK_FB 的第一上升沿，并且通過(guò)設(shè)置節(jié)點(diǎn)A為邏輯‘1’來(lái)減小延遲。DFF 804通過(guò)保持節(jié)點(diǎn)B在邏輯‘0’來(lái)增加延遲，直到CLK_REF下一個(gè)上升沿出現(xiàn)之后。鑒相電路402包括兩個(gè)DFF 401、402和復(fù)位電路416。DFF 802的輸出端(節(jié)點(diǎn) A)耦合到DFF 401的D輸入端，并且DFF 804的輸出端(節(jié)點(diǎn)B)耦合到DFF 402的D輸入端。每個(gè)DFF 401、402各自的異步復(fù)位輸入端耦合到復(fù)位電路416的輸出端(RSTb)。RSTb 信號(hào)在復(fù)位期間(RESETb信號(hào)保持在邏輯‘0’，或UP和DOWN信號(hào)都在邏輯‘1’ )被設(shè)置到邏輯‘0，，來(lái)復(fù)位DFF 401,402ο每個(gè)DFF 401,402的時(shí)鐘輸入端耦合到各自一個(gè)輸入時(shí)鐘信號(hào)(CLK_REF、CLK_ FB)，其中DFF 401的時(shí)鐘輸入端耦合到CLK_REF，并且DFF 402的時(shí)鐘輸入端耦合到CLK_ FB。每個(gè)DFF 401,402的輸出端耦合到電荷泵的各自的UP/DOWN輸入端，以便基于時(shí)鐘之間所檢測(cè)的相位差來(lái)增加或減小延遲。圖9是鑒相器初始化電路的可選實(shí)施例的示意圖。在該實(shí)施例中，耦合到DFF 604的數(shù)據(jù)輸入端和異步復(fù)位輸入端的信號(hào)不同于圖4所示的實(shí)施例，其中該DFF 604檢測(cè)在復(fù)位之后的CLK_REF的第一上升沿。DFF 604的數(shù)據(jù)輸入端耦合到RESETb信號(hào)而不是Vdd， 并且異步復(fù)位輸入端耦合到Vdd而不是RESETb。當(dāng)RESETb為邏輯‘0，時(shí)，在CLK_REF的第一上升沿之后復(fù)位DFF 604。在RESETb從邏輯‘0，轉(zhuǎn)換到邏輯‘1，之后，在CLK_REF的第一上升沿之后，置位DFF 604(在節(jié)點(diǎn)A上具有邏輯‘1，)。在DFF 604檢測(cè)CLK_REF的第一上升沿之后，電路的操作與圖4所示的實(shí)施例所描述的操作一樣。圖10仍是鑒相器初始化電路的另一個(gè)實(shí)施例。為了允許時(shí)鐘在復(fù)位或加電之后穩(wěn)定，其它的DFF能夠添加到圖4所描述的鑒相器初始化電路，使得在啟動(dòng)鑒相電路之前在 CLK_REF上檢測(cè)到多于一個(gè)上升沿。另外的DFF 706被耦合到DFF 704。CLK_REF也被耦合到DFF 706的時(shí)鐘輸入端。從而，節(jié)點(diǎn)A從邏輯‘0’到邏輯‘1’的轉(zhuǎn)換在由DFF704檢測(cè)到的CLK_REF的第二上升沿之后發(fā)生。額外的延遲(一個(gè)CLK_REF周期)允許時(shí)鐘(CLK_REF 和CLK_FB)在已經(jīng)復(fù)位電路后穩(wěn)定。本領(lǐng)域的技術(shù)人員將意識(shí)到，可以添加任何所希望的級(jí)數(shù)，來(lái)進(jìn)一步增加在啟動(dòng)鑒相電路之前所檢測(cè)到的CLK_REF上升沿的數(shù)目。另外的DFF 705也被耦合在DFF 705和DFF 701之間。DFF 705的時(shí)鐘輸入端被耦合到CLK_FB信號(hào)，并且異步復(fù)位輸入端被耦合到RESETb信號(hào)。DFF 705的輸出端被耦合到DFF 703的輸入端。另外的DFF 705延遲DOWN信號(hào)從邏輯‘0，到邏輯‘1，的轉(zhuǎn)換，從而增加UP信號(hào)最初被設(shè)置為邏輯‘1’的時(shí)間，以增加延遲。本領(lǐng)域的技術(shù)人員將意識(shí)到，可以添加任何所希望的級(jí)數(shù)，來(lái)進(jìn)一步增加UP信號(hào)保持在邏輯‘1’的時(shí)間。圖11是說(shuō)明圖10的電路操作的時(shí)序圖。DFF 703,704的輸出端在節(jié)點(diǎn)A和B上被耦合到DFF 401、402的各自的輸入端。在時(shí)間900時(shí)之前，在復(fù)位期間，RESETb信號(hào)保持在邏輯‘0，并且延遲設(shè)置在最小延遲。當(dāng)在DFF 401、402、403、704、705、706的各自的D-輸入端上RESETb信號(hào)和RSTb信號(hào)為邏輯‘0，時(shí)，CLK_FB信號(hào)或CLK_REF信號(hào)上的上升沿對(duì)于輸出信號(hào)(UP、DOWN)沒(méi)有影響。在時(shí)間900時(shí)，RESETS信號(hào)轉(zhuǎn)換到邏輯‘ 1，，允許DFF來(lái)變換狀態(tài)。在時(shí)間901時(shí)，CLK_REF的第一上升沿置位DFF 706，并且DFF 706的輸出端從邏輯‘0，轉(zhuǎn)換到邏輯‘1’。在時(shí)間902時(shí)，CLK_REF的第二上升沿置位DFF 704，并且節(jié)點(diǎn)A (DFF 404的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。節(jié)點(diǎn)A上的邏輯‘1’使鑒相電路412中通過(guò)DFF 402的延遲增加。在時(shí)間903時(shí)，CLK_FB信號(hào)隨后的上升沿置位DFF 402，并UP信號(hào)(DFF 402的輸出端)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。CLK_FB信號(hào)隨后的上升沿同樣置位DFF 705。在時(shí)間904時(shí)，CLK_FB信號(hào)的下一個(gè)上升沿置位DFF 703，并且節(jié)點(diǎn)B (DFF 403的輸出端)的信號(hào)從邏輯‘0’轉(zhuǎn)換到邏輯‘1’。在UP信號(hào)保持在邏輯‘1’時(shí)，延遲增加。在時(shí)間905時(shí)，當(dāng)DFF 401的輸入端為邏輯‘ 1，時(shí)，CLK_REF的下一個(gè)上升沿使DFF 401的輸出端上為邏輯‘1，。當(dāng)DFF 401,402的輸出端(D0WN、UP)都為邏輯‘1，時(shí)，復(fù)位電路416在RSTb信號(hào)上產(chǎn)生邏輯‘0，脈沖，以復(fù)位DFF 401,402,并且輸出端(DOWN、UP)都被設(shè)置為邏輯‘0’。在可選實(shí)施例中，延遲線能夠在復(fù)位時(shí)被設(shè)置為最大延遲(壓控延遲線中全部單位單元的總延遲)，并且鑒相器能夠被配置來(lái)自動(dòng)地減小延遲。另外，利用上升沿觸發(fā)的觸發(fā)器描述了本發(fā)明，然而也可利用下降沿觸發(fā)的DFF。此外，利用壓控延遲線描述了本發(fā)明， 然而也可利用數(shù)字或分接延遲線。 雖然參考本發(fā)明的優(yōu)選實(shí)施例具體示出并描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員能夠理解，可以對(duì)此做出各種形式和細(xì)節(jié)的改變，而不偏離由所附權(quán)利要求所包括的本發(fā)明的范圍。
權(quán)利要求
1.一種延遲鎖定環(huán)，包括延遲電路，向參考時(shí)鐘提供延遲以生成反饋時(shí)鐘，該延遲電路具有延遲范圍；鑒相器，比較參考時(shí)鐘和反饋時(shí)鐘的相位，來(lái)改變延遲電路的延遲；以及初始化電路，一旦延遲鎖定環(huán)被復(fù)位，所述初始化電路i)使鑒相器最初能夠沿著遠(yuǎn)離延遲范圍的第一端的方向改變延遲；以及 )在一定數(shù)目的時(shí)鐘周期之后，使得能夠沿著相反方向向著第一端改變延遲。
2.根據(jù)權(quán)利要求1的延遲鎖定環(huán)，其中一旦延遲鎖定環(huán)被復(fù)位，初始化電路使得在預(yù)定數(shù)目的時(shí)鐘周期之后，能夠沿著相反方向向著第一端改變延遲。
3.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中所述一定數(shù)目的時(shí)鐘周期是大于零的整數(shù)數(shù)目時(shí)鐘周期。
4.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括壓控延遲線。
5.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括分接延遲線。
6.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲電路包括數(shù)字延遲線。
7.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中延遲范圍的第一端是最小延遲，遠(yuǎn)離第一端的方向增加延遲，且向著第一端的相反方向減小延遲。
8.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中當(dāng)鑒相器最初改變延遲時(shí)，鑒相器僅增加延遲。
9.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中初始化電路包括響應(yīng)參考時(shí)鐘的第一鎖存器和響應(yīng)反饋時(shí)鐘的第二鎖存器。
10.根據(jù)權(quán)利要求9所述的延遲鎖定環(huán)，其中第一鎖存器被配置為檢測(cè)參考時(shí)鐘的第一沿，第二鎖存器被配置為在第一鎖存器檢測(cè)到參考時(shí)鐘的第一沿之后檢測(cè)反饋時(shí)鐘沿。
11.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中第二鎖存器的輸入耦合至第一鎖存器的輸出。
12.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中參考時(shí)鐘的第一沿是上升沿，反饋時(shí)鐘沿是上升沿。
13.根據(jù)權(quán)利要求10所述的延遲鎖定環(huán)，其中初始化電路還包括響應(yīng)參考時(shí)鐘的第三鎖存器和響應(yīng)反饋時(shí)鐘的第四鎖存器。
14.根據(jù)權(quán)利要求13所述的延遲鎖定環(huán)，其中第三鎖存器被配置為檢測(cè)參考時(shí)鐘的下一沿，并且第四鎖存器被配置為檢測(cè)反饋時(shí)鐘的下一沿，以使沿著相反方向的延遲改變的啟動(dòng)延遲至少一個(gè)反饋時(shí)鐘周期。
15.根據(jù)權(quán)利要求14所述的延遲鎖定環(huán)，其中第三鎖存器的輸入耦合到第一鎖存器的輸出，第四鎖存器的輸入耦合到第三鎖存器的輸出。
16.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中鑒相器包括響應(yīng)參考時(shí)鐘來(lái)產(chǎn)生第一相位控制信號(hào)的鎖存器；以及響應(yīng)反饋時(shí)鐘來(lái)產(chǎn)生第二相位控制信號(hào)的另一鎖存器。
17.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，還包括復(fù)位電路，所述復(fù)位電路響應(yīng)于復(fù)位信號(hào)來(lái)控制延遲鎖定環(huán)的復(fù)位，所述初始化電路響應(yīng)于復(fù)位信號(hào)而復(fù)位。
18.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，還包括復(fù)位電路，所述復(fù)位電路響應(yīng)于復(fù)位信號(hào)來(lái)控制延遲鎖定環(huán)的復(fù)位，所述鑒相器響應(yīng)于復(fù)位信號(hào)而復(fù)位。
19.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中初始化電路還包括接收復(fù)位信號(hào)的輸入，以及其中鑒相器還包括接收復(fù)位信號(hào)的輸入。
20.根據(jù)權(quán)利要求1或2所述的延遲鎖定環(huán)，其中復(fù)位信號(hào)是低態(tài)有效信號(hào)。
21.一種裝置，包括第一鎖存器和第二鎖存器；以及被配置為響應(yīng)于復(fù)位信號(hào)而使能第一和第二鎖存器的電路，該電路包括多個(gè)第一級(jí)，每個(gè)第一級(jí)具有以第一時(shí)鐘信號(hào)為時(shí)鐘的存儲(chǔ)元件，第一級(jí)的輸出電連接至第一鎖存器；以及多個(gè)第二級(jí)，每個(gè)第二級(jí)具有以第二時(shí)鐘信號(hào)為時(shí)鐘的存儲(chǔ)元件，第二級(jí)接收第一級(jí)的輸出，第二級(jí)的輸出電連接至第二鎖存器。
22.根據(jù)權(quán)利要求21的裝置，其中第一級(jí)響應(yīng)于復(fù)位信號(hào)，在與第一級(jí)的數(shù)目相對(duì)應(yīng)的延遲之后，使能第一鎖存器。
23.根據(jù)權(quán)利要求22的裝置，其中所述延遲至少是如下持續(xù)時(shí)間第一時(shí)鐘信號(hào)的與第一級(jí)的數(shù)目少一相對(duì)應(yīng)數(shù)目的時(shí)鐘周期。
24.根據(jù)權(quán)利要求21的裝置，其中第二級(jí)響應(yīng)于復(fù)位信號(hào)，在與第一級(jí)和第二級(jí)的數(shù)目相對(duì)應(yīng)的延遲之后，使能第二鎖存器。
25.根據(jù)權(quán)利要求M的裝置，其中所述延遲至少是如下持續(xù)時(shí)間1)第一時(shí)鐘信號(hào)的與第一級(jí)的數(shù)目少一相對(duì)應(yīng)數(shù)目的時(shí)鐘周期，和2)第二時(shí)鐘信號(hào)的與第二級(jí)的數(shù)目少一相對(duì)應(yīng)數(shù)目的時(shí)鐘周期。
26.根據(jù)權(quán)利要求21的裝置，其中第一和第二時(shí)鐘信號(hào)的頻率實(shí)質(zhì)上相等。
27.根據(jù)權(quán)利要求21的裝置，其中每一存儲(chǔ)元件包括鎖存器。
28.根據(jù)權(quán)利要求27的裝置，其中相繼級(jí)中的鎖存器經(jīng)由相應(yīng)的輸出和相應(yīng)的輸入電連接。
29.根據(jù)權(quán)利要求21的裝置，其中第一鎖存器以第二時(shí)鐘信號(hào)為時(shí)鐘，第二鎖存器以第一時(shí)鐘信號(hào)為時(shí)鐘。
30.根據(jù)權(quán)利要求21的裝置，其中第一鎖存器響應(yīng)于第二時(shí)鐘信號(hào)生成控制信號(hào)，第二鎖存器響應(yīng)于第一時(shí)鐘信號(hào)生成控制信號(hào)。
31.一種裝置，包括第一鎖存器和第二鎖存器；以及被配置為響應(yīng)于復(fù)位信號(hào)而使能第一和第二鎖存器的電路，該電路包括多個(gè)第一級(jí)，每個(gè)第一級(jí)具有以參考時(shí)鐘信號(hào)為時(shí)鐘的鎖存器，第一級(jí)的輸出電連接至第一鎖存器；以及多個(gè)第二級(jí)，每個(gè)第二級(jí)具有以反饋時(shí)鐘信號(hào)為時(shí)鐘的鎖存器，第二級(jí)接收第一級(jí)的輸出，第二級(jí)的輸出電連接至第二鎖存器。
全文摘要
延遲鎖定環(huán)中的初始化電路保證在加電或其他復(fù)位之后，鑒相器以適當(dāng)?shù)捻樞蚪邮盏綍r(shí)鐘沿，以便進(jìn)行正常操作，在延遲鎖定環(huán)復(fù)位后，初始化電路保證在啟動(dòng)鑒相器來(lái)增加(或減小)延遲線中的延遲之前接收到至少一個(gè)參考時(shí)鐘沿，在接收到至少一個(gè)反饋時(shí)鐘沿之后，初始化電路啟動(dòng)鑒相器來(lái)減小(或增加)延遲線中的延遲。
文檔編號(hào)H03L7/081GK102497204SQ20111043784
公開(kāi)日2012年6月13日 申請(qǐng)日期2004年6月23日 優(yōu)先權(quán)日2003年6月25日
發(fā)明者托尼·馬伊 申請(qǐng)人:睦塞德技術(shù)公司