用于半導(dǎo)體裝置的輸出控制電路和包括其的輸出驅(qū)動(dòng)電路的制作方法
【專利說(shuō)明】用于半導(dǎo)體裝置的輸出控制電路和包括其的輸出驅(qū)動(dòng)電路
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2014年3月27日向韓國(guó)知識(shí)產(chǎn)權(quán)局提交的申請(qǐng)?zhí)枮?0-2014-0036229的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用合并于此。
技術(shù)領(lǐng)域
[0003]各種實(shí)施例涉及一種半導(dǎo)體裝置，且更具體地，涉及一種輸出控制電路和包括所述輸出控制電路的輸出驅(qū)動(dòng)電路。
【背景技術(shù)】
[0004]半導(dǎo)體存儲(chǔ)裝置包括用于將外部時(shí)鐘信號(hào)和內(nèi)部時(shí)鐘信號(hào)的操作定時(shí)同步的電路。所述電路的實(shí)例可以包括延遲鎖定環(huán)(DLL，delay locked loop)電路、輸出控制電路等。
[0005]DLL電路通過(guò)將外部時(shí)鐘信號(hào)延遲期望的時(shí)間來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)。通常，半導(dǎo)體裝置在傳送時(shí)鐘信號(hào)時(shí)不可避免地具有延遲時(shí)間。DLL電路將半導(dǎo)體裝置的延遲時(shí)間反映至外部時(shí)鐘信號(hào)，并且執(zhí)行鎖定操作以產(chǎn)生內(nèi)部信號(hào)。

【發(fā)明內(nèi)容】

[0006]在一個(gè)實(shí)施例中，一種輸出控制電路可以包括周期設(shè)定信號(hào)發(fā)生單元，其被配置成響應(yīng)于延遲鎖定環(huán)(DLL)鎖定信號(hào)和輸出使能復(fù)位信號(hào)來(lái)輸出在指定時(shí)段期間被使能的設(shè)置信號(hào)。輸出控制電路還可以包括時(shí)鐘分頻單元，其被配置成響應(yīng)于設(shè)置信號(hào)來(lái)以預(yù)設(shè)的分頻比對(duì)內(nèi)部時(shí)鐘進(jìn)行分頻，并且輸出分頻時(shí)鐘。另外，輸出控制電路還可以包括移位單元，其被配置成響應(yīng)于分頻時(shí)鐘來(lái)將設(shè)置信號(hào)移位預(yù)設(shè)的第一時(shí)間，并且輸出第一延遲設(shè)置信號(hào)。輸出控制電路還可以包括輸出單元，其被配置成響應(yīng)于分頻時(shí)鐘來(lái)接收并處理第一延遲設(shè)置信號(hào)，并且將輸出使能復(fù)位信號(hào)輸出。
[0007]在一個(gè)實(shí)施例中，一種輸出驅(qū)動(dòng)電路可以包括輸出使能復(fù)位信號(hào)發(fā)生電路，其被配置成與通過(guò)響應(yīng)于延遲鎖定環(huán)(DLL)鎖定信號(hào)而對(duì)內(nèi)部時(shí)鐘進(jìn)行分頻所獲得的分頻時(shí)鐘同步地將設(shè)置信號(hào)移位來(lái)產(chǎn)生第一延遲設(shè)置信號(hào)。輸出使能復(fù)位信號(hào)發(fā)生電路還可以通過(guò)響應(yīng)于分頻時(shí)鐘來(lái)處理第一延遲設(shè)置信號(hào)而產(chǎn)生輸出使能復(fù)位信號(hào)。輸出驅(qū)動(dòng)電路還可以包括延遲電路，其被配置成將輸出使能復(fù)位信號(hào)延遲預(yù)設(shè)的時(shí)間。此外，輸出驅(qū)動(dòng)電路還可以包括計(jì)數(shù)單元，其被配置成響應(yīng)于內(nèi)部時(shí)鐘來(lái)輸出與通過(guò)輸出使能復(fù)位信號(hào)和延遲電路的輸出信號(hào)所限定的時(shí)段相對(duì)應(yīng)的計(jì)數(shù)信號(hào)。輸出驅(qū)動(dòng)電路還可以包括輸出使能信號(hào)輸出單元，其被配置成響應(yīng)于計(jì)數(shù)信號(hào)和CAS延時(shí)信息來(lái)將輸出使能信號(hào)輸出。
[0008]在一個(gè)實(shí)施例中，一種輸出控制電路可以包括:周期設(shè)定信號(hào)發(fā)生單元，其被配置成當(dāng)延遲鎖定環(huán)(DLL)鎖定信號(hào)響應(yīng)于DLL鎖定信號(hào)的反相信號(hào)和輸出使能復(fù)位信號(hào)而被使能時(shí)，輸出設(shè)置信號(hào)。輸出控制電路還可以包括時(shí)鐘分頻單元，其被配置成響應(yīng)于設(shè)置信號(hào)來(lái)對(duì)內(nèi)部時(shí)鐘進(jìn)行分頻，以允許分頻時(shí)鐘的周期比內(nèi)部時(shí)鐘的周期長(zhǎng)。另外，輸出控制電路可以包括移位單元，其被配置成響應(yīng)于分頻時(shí)鐘來(lái)將設(shè)置信號(hào)延遲，以輸出第一延遲設(shè)置信號(hào)。此外，輸出控制電路可以包括:輸出單元，其被配置成通過(guò)將第一延遲設(shè)置信號(hào)延遲來(lái)產(chǎn)生第二延遲設(shè)置信號(hào)，并且根據(jù)第二延遲設(shè)置信號(hào)和第一延遲設(shè)置信號(hào)的組合產(chǎn)生輸出使能復(fù)位信號(hào)。
【附圖說(shuō)明】
[0009]圖1是根據(jù)一個(gè)實(shí)施例的輸出控制電路的配置圖；
[0010]圖2是圖示圖1的輸出控制電路的示圖；
[0011]圖3是用于解釋根據(jù)一個(gè)實(shí)施例的輸出控制電路的操作的時(shí)序圖；
[0012]圖4是根據(jù)一個(gè)實(shí)施例的輸出驅(qū)動(dòng)電路的配置圖；以及
[0013]圖5圖示了利用根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器控制器電路的系統(tǒng)的框圖。
【具體實(shí)施方式】
[0014]以下將參照附圖通過(guò)各種實(shí)施例來(lái)描述根據(jù)本發(fā)明的輸出控制電路和包括所述輸出控制電路的輸出驅(qū)動(dòng)電路。輸出控制電路可以執(zhí)行將與外部時(shí)鐘信號(hào)同步的讀取命令與內(nèi)部時(shí)鐘信號(hào)同步的域交叉操作。另外，經(jīng)由輸出控制電路產(chǎn)生的輸出使能信號(hào)可以包括CAS(列地址選通)延時(shí)(CL)信息。半導(dǎo)體存儲(chǔ)裝置利用DLL電路和輸出控制電路，在讀取命令之后期望的時(shí)間處，如同它與外部時(shí)鐘信號(hào)同步地輸出數(shù)據(jù)來(lái)操作。因而，需要輸出控制電路以準(zhǔn)確的定時(shí)產(chǎn)生控制信號(hào)，以根據(jù)設(shè)計(jì)的數(shù)據(jù)輸出時(shí)間來(lái)輸出數(shù)據(jù)。
[0015]參見(jiàn)圖1，輸出控制電路10可以包括:周期設(shè)定信號(hào)發(fā)生單元110、時(shí)鐘分頻單元120、移位單元130和輸出單元140。
[0016]周期設(shè)定信號(hào)發(fā)生單元110可以被配置成在DLL鎖定信號(hào)DLL_LOCK被使能的狀態(tài)下，輸出在指定時(shí)段期間被使能的設(shè)置信號(hào)SET。更具體地，DLL鎖定信號(hào)的反相信號(hào)DLL_LOCKB響應(yīng)于DLL鎖定信號(hào)DLL_LOCK的反相信號(hào)DLL_LOCKB和輸出使能復(fù)位信號(hào)OERST而被禁止。
[0017]時(shí)鐘分頻單元120可以被配置成響應(yīng)于內(nèi)部時(shí)鐘ICLK和設(shè)置信號(hào)SET來(lái)以預(yù)設(shè)的分頻比對(duì)內(nèi)部時(shí)鐘ICLK進(jìn)行分頻，并且輸出分頻時(shí)鐘ICLK2D。在一個(gè)實(shí)施例中，時(shí)鐘分頻單元120可以被配置成對(duì)內(nèi)部時(shí)鐘ICLK進(jìn)行分頻，使得分頻時(shí)鐘ICLK2D的周期比內(nèi)部時(shí)鐘ICLK長(zhǎng)。例如，分頻比可以被設(shè)定成1/2。
[0018]移位單元130可以被配置成響應(yīng)于分頻時(shí)鐘ICLK2D來(lái)將設(shè)置信號(hào)SET延遲預(yù)設(shè)的第一時(shí)間，并且輸出第一延遲設(shè)置信號(hào)SET2D。由于時(shí)鐘分頻單元120的分頻操作僅在設(shè)置信號(hào)SET的使能時(shí)段期間執(zhí)行，所以從移位單元130輸出的第一延遲設(shè)置信號(hào)SET2D可以在設(shè)置信號(hào)SET被禁止時(shí)被禁止。
[0019]輸出單元140可以被配置成通過(guò)響應(yīng)于分頻時(shí)鐘ICLK2D來(lái)將第一延遲設(shè)置信號(hào)SET2D延遲第二時(shí)間而產(chǎn)生第二延遲設(shè)置信號(hào)SET2.5DB?輸出單元140還可以被配置成通過(guò)將第二延遲設(shè)置信號(hào)SET2.5DB和第一延遲設(shè)置信號(hào)SET2D進(jìn)行組合來(lái)產(chǎn)生輸出使能復(fù)位信號(hào)OERST。
[0020]通過(guò)將設(shè)置信號(hào)SET經(jīng)由移位單元130延遲第一時(shí)間產(chǎn)生的第一延遲設(shè)置信號(hào)SET2D可以與分頻時(shí)鐘ICLK2D同步地輸出。在一個(gè)實(shí)施例中，內(nèi)部時(shí)鐘ICLK被分頻，使得分頻時(shí)鐘ICLK2D具有比內(nèi)部時(shí)鐘ICLK更長(zhǎng)的周期。例如，分頻比可以因此被設(shè)定至1/2。
[0021]當(dāng)內(nèi)部時(shí)鐘ICLK具有短周期tCK，并且用作移位單元130的同步信號(hào)時(shí)，移位單元130的操作裕度可以被降低，以使得難以產(chǎn)生輸出使能復(fù)位信號(hào)OERST。
[0022]然而，在一個(gè)實(shí)施例中，由于第一延遲設(shè)置信號(hào)SET2D根據(jù)通過(guò)將內(nèi)部時(shí)鐘ICLK分頻以具有長(zhǎng)周期獲得的分頻時(shí)鐘ICLK2D來(lái)輸出，結(jié)果可以保證移位單元130的操作裕度。
[0023]參見(jiàn)圖2，輸出控制電路10的周期設(shè)定信號(hào)發(fā)生單元110可以被配置成在響應(yīng)于DLL鎖定信號(hào)的反相信號(hào)DLL_LOCKB和輸出使能復(fù)位信號(hào)OERST而使DLL鎖定信號(hào)的反相信號(hào)DLL_L0CKB禁止的狀態(tài)下，輸出在指定時(shí)段期間被使能的設(shè)置信號(hào)SET。周期設(shè)定信號(hào)發(fā)生單元110可以用SR鎖存電路來(lái)實(shí)施，但是不限制于此。
[0024]周期設(shè)定信號(hào)發(fā)生單元110可以被配置成響應(yīng)于輸出使能復(fù)位信號(hào)OERST而被復(fù)位。因而，設(shè)置信號(hào)SET的使能時(shí)段可以在從DLL鎖定信號(hào)的反相信號(hào)DLL_L0CKB被禁止的時(shí)間到輸出使能復(fù)位信號(hào)OERST被使能的時(shí)間的范圍。
[0025]此外，輸出使能復(fù)位信號(hào)OERST可以經(jīng)由脈沖發(fā)生電路150被提供至周期設(shè)定信號(hào)發(fā)生單元110。然后，輸出使能復(fù)位信號(hào)110可以被提供為用于周期設(shè)定信號(hào)發(fā)生單元110的復(fù)位信號(hào)。然而，輸出使能信號(hào)OERST不限制于此。
[0026]時(shí)鐘分頻單元120可以被配置成響應(yīng)于內(nèi)部信號(hào)ICLK和設(shè)置信號(hào)SET來(lái)以預(yù)設(shè)的分頻比對(duì)內(nèi)部時(shí)鐘ICLK進(jìn)行分頻，并且輸出分頻時(shí)鐘ICLK2D。例如，時(shí)鐘分頻單元120可以用T觸發(fā)器電路等來(lái)實(shí)施，但是不限制于此。
[0027]移位單元130可以被配置成包括第一移位器131和第二移位器133。第一移位器131可以被配置成響應(yīng)于分頻時(shí)鐘ICKL2D來(lái)將設(shè)置信號(hào)SET第一次移位，并且輸出第一移位信號(hào)SET1D。第二移位器133可以被配置成響應(yīng)于分頻時(shí)鐘ICLK2D來(lái)將第一移位信號(hào)SETlD第二次移位，并且將第二移位信號(hào)作為第一延遲設(shè)置信號(hào)SET2D輸出。
[0028]第一移位器131和第二移位器133中的每個(gè)可以用D觸發(fā)器等來(lái)實(shí)施，但是不限制于此。移位單元130可以被配置成通過(guò)利用單個(gè)移位電路將設(shè)置信號(hào)SET延遲期望的時(shí)間來(lái)產(chǎn)生第一延遲設(shè)置信號(hào)SET2D。此外，第一移位器131和第二移位器133可以被設(shè)計(jì)成具有大體相同的延遲時(shí)間。
[0029]分頻時(shí)鐘ICLK2D可以僅在設(shè)置信號(hào)SET的使能時(shí)段期間產(chǎn)生。因此，第一延遲設(shè)置信號(hào)SET2D可以在設(shè)置信號(hào)SET被禁止時(shí)被禁止。
[0030]輸出單元140可以被配置成包括發(fā)送器141、延遲器143和組合器145。發(fā)送器141可以被配置成響應(yīng)于分頻時(shí)鐘ICLK2D來(lái)確定是否傳送第一延遲設(shè)置信號(hào)SET2D。延遲器143可以被配置成將經(jīng)由發(fā)送器141傳送的第一延遲設(shè)置信號(hào)SET2D延遲預(yù)設(shè)的第二時(shí)間，并且產(chǎn)生第二延遲設(shè)置信號(hào)SET2.5DBo組合器145可以被配置成將第一延遲設(shè)置信號(hào)SET2D和第二延遲設(shè)置信號(hào)SET2.5DB進(jìn)行組合以產(chǎn)生輸出使能復(fù)位信號(hào)0ERST。
[0031]更具體地，根據(jù)一個(gè)實(shí)施例的輸出控制電路10可以與設(shè)置信號(hào)SET被使