專利名稱：具有高精度振蕩頻率的張弛振蕩時鐘電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及包括張弛振蕩時鐘電路的半導(dǎo)體集成電路領(lǐng)域，尤其涉及一種具有高精度振蕩頻率的張弛振蕩時鐘電路。
背景技術(shù)：
在基于CMOS工藝的時鐘電路設(shè)計(jì)中，常用到以下三種振蕩器晶振，環(huán)形振蕩器和張弛振蕩器。晶振的振蕩頻率精確但是價格高；環(huán)形振蕩器的版圖面積大，振蕩頻率高， 但穩(wěn)定性不好；而張弛振蕩器具有成本低，無電感，以及電容電阻都能集成到芯片中等優(yōu)點(diǎn)，但是精度不高，一般認(rèn)為在到10%之間，對工藝參數(shù)的變化敏感。盡管張弛振蕩器有很多優(yōu)點(diǎn)，但是其精度限制了它在很多要求嚴(yán)格的領(lǐng)域中的應(yīng)用。張弛振蕩器一般只能工作在較低的頻率下，這些限制使得張弛振蕩器適合于應(yīng)用在低成本，低精度的應(yīng)用中，如音頻發(fā)生器，報(bào)警器，閃光指示燈等。

實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的主要目的在于提高張弛振蕩器的振蕩頻率精度，減少工藝偏差對其的影響，擴(kuò)大其應(yīng)用的范圍。由此，本實(shí)用新型提供一種具有高精度振蕩頻率的張弛振蕩時鐘電路，其通過對電流校準(zhǔn)電路內(nèi)部參數(shù)的掃描并觀測輸出的振蕩頻率，然后確定一組最優(yōu)的參數(shù)并寫入寄存器中。具體地說，本發(fā)明提供的具有高精度振蕩頻率的張弛振蕩時鐘電路包括電流校準(zhǔn)電路，用于在變化的校準(zhǔn)控制信號的作用下依據(jù)輸入?yún)⒖茧娏?，產(chǎn)生變化的振蕩電流；以及由電容充放電單元、起振單元、邏輯判斷單元、邏輯存儲單元、輸出驅(qū)動單元構(gòu)成的張弛振蕩電路，用于在來自電流校準(zhǔn)電路的變化的振蕩電流作用下產(chǎn)生變化的時鐘信號。電流校準(zhǔn)電路包括提供輸入?yún)⒖茧娏鞯妮斎雲(yún)⒖茧娏鬏斎雴卧欢鄠€電流鏡像單元，流過其中的電流分別和輸入?yún)⒖茧娏鞒杀壤?，多個電流鏡像單元中的至少一個單元在校準(zhǔn)控制信號的控制下通斷；其中，校準(zhǔn)控制信號反映第一頻率和目標(biāo)頻率的差異，振蕩電流是流過多個電流鏡像單元的電流之和。所述張弛振蕩電路包括第一電容充放電單元，在第一邏輯信號的控制下以所述振蕩電流對第一電容充放電；第二電容充放電單元，在第二邏輯信號的控制下以所述振蕩電流對第二電容充放電；第一邏輯判斷單元，用于對第一電容上的電壓和基準(zhǔn)電壓進(jìn)行比較，以形成第一邏輯控制信號；第二邏輯判斷單元，用于對第二電容上的電壓和基準(zhǔn)電壓進(jìn)行比較，以形成第二邏輯控制信號；以及邏輯存儲單元，其與所述第一邏輯判斷單元和所述第二邏輯判斷單元相連，用于存儲第一邏輯控制信號和第二邏輯控制信號，并且由此產(chǎn)生第二邏輯信號和第一邏輯信號，由此形成張馳振蕩。所述張弛振蕩電路還包括第一振蕩起振單元和第二振蕩起振單元，分別用于與所述第一邏輯判斷單元和所述第二邏輯判斷單元配合工作。[0008]所述張弛振蕩電路包括輸出驅(qū)動單元，其與所述邏輯存儲單元相連，基于第一邏輯信號和/或第二邏輯信號產(chǎn)生時鐘信號。所述邏輯存儲單元構(gòu)成RS觸發(fā)器。所述第一邏輯判斷單元和所述第二邏輯判斷單元是比較器。每個所述電流鏡單元中的晶體管分別與所述電流輸入單元的對應(yīng)的晶體管在尺寸上成倍數(shù)關(guān)系。本實(shí)用新型提供一種具有高精度振蕩頻率的張弛振蕩時鐘電路，其通過對電流校準(zhǔn)電路內(nèi)部參數(shù)的掃描并觀測輸出的振蕩頻率，然后確定一組最優(yōu)的參數(shù)并寫入寄存器中，提高了張弛振蕩器的振蕩頻率精度，減少工藝偏差對其的影響，擴(kuò)大張弛振蕩電路的應(yīng)用范圍。

通過下述優(yōu)選實(shí)施例結(jié)合附圖的描述，本實(shí)用新型的上述及其它特征將會變得更加明顯，其中圖1是根據(jù)本實(shí)用新型的具有高精度振蕩頻率的張弛振蕩時鐘電路的一種實(shí)施例的示意圖。圖2是根據(jù)本實(shí)用新型的電流校準(zhǔn)電路的一種實(shí)施例的示意圖。
具體實(shí)施方式
為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本實(shí)用新型進(jìn)一步詳細(xì)說明。圖1是具有高精度振蕩頻率的張弛振蕩時鐘電路的一種實(shí)施例的示意圖。如圖1 所示，具有高精度振蕩頻率的張弛振蕩時鐘電路包括電流校準(zhǔn)電路，用于校準(zhǔn)振蕩電流； 第一和第二電容充放電單元，用于在邏輯信號的控制下在電容上形成振蕩所需的線性增加的電壓和低電壓；邏輯判斷單元，用于對充放電電容上的電壓進(jìn)行比較，以判斷形成振蕩所需邏輯控制信號；邏輯存儲單元，其與邏輯判斷單元相連，用于存儲振蕩所需邏輯信號；第一和第二振蕩起振單元，用于與邏輯判斷單元和邏輯存儲單元配合工作確保當(dāng)電路被復(fù)位后，能夠正確起振而不是永久處于鎖定狀態(tài)；輸出驅(qū)動單元，其與邏輯存儲單元相連，用于為輸出的時鐘信號提供驅(qū)動能力。圖1中，第一和第二電容充放電單元、邏輯判斷單元、邏輯存儲單元、第一和第二振蕩起振單元、和輸出驅(qū)動單元原本構(gòu)成頻率精度不高的張馳振蕩器。以第一電容先充電為例，在振蕩所需邏輯信號的控制下，第一電容充放電單元以振蕩電流對第一電容充電；當(dāng)?shù)谝浑娙莩潆姷交鶞?zhǔn)電壓時，邏輯判斷單元輸出反相的邏輯控制信號，該反相的邏輯控制信號存儲到邏輯存儲單元中成為邏輯信號。反相后的邏輯信號促使第一電容充放電單元停止對第一電容充電，而改將第一電容放電。反相后的邏輯信號同時促使第二電容充放電單元開始對第二電容充電。當(dāng)?shù)诙娙莩潆姷交鶞?zhǔn)電壓時，邏輯控制信號和邏輯信號再次反相，促使第二電容放電，并且對第一電容充電。前述頻率精度不高的張馳振蕩器的構(gòu)成僅屬舉例，本發(fā)明還可以適用于改進(jìn)和提供其它類型的張馳振蕩器的頻率精度。圖1給出了具有高精度振蕩頻率的張弛振蕩時鐘電路的具體電路構(gòu)成。下文將進(jìn)一步給予說明。圖1中的第一電容充放電單元包括晶體管141 (Mpl)、晶體管143 (Mnl)、電容151 (C1),并且第二電容充放電單元包括晶體管142 (Mp2)、晶體管144(Mn2)以及電容 152 (C2)。晶體管141為PM0S，其源極接電流校準(zhǔn)電路的輸出端172，柵極接邏輯存儲單元的輸出QN，漏極接晶體管143的漏極。晶體管143為NM0S，其漏極接晶體管141的漏極，柵極接邏輯存儲單元的輸出QN，源極接地電壓GND 100。電容151的上極板接晶體管141的漏極，下極板接地電壓GND 100。晶體管142為PM0S，其源極接電流校準(zhǔn)電路的輸出172，柵極接邏輯存儲單元的輸出Q，漏極接晶體管144的漏極。晶體管144為NM0S，其漏極接晶體管142的漏極，柵極接邏輯存儲單元的輸出Q，源極接地電壓GND 100。電容152的上極板接晶體管142的漏極，下極板接地電壓GND 100。電容151與電容152容值相等。圖1中的第一振蕩起振單元包括晶體管145 (Mp3)、晶體管147 (Mn3)，第二振蕩起振單元包括晶體管146 (Mp4)以及晶體管148 (Mn4)。晶體管145為PM0S，其源極接電源電壓VDD， 柵極接復(fù)位信號RESETB，漏極接晶體管147的漏極并且與電容充放電單元的第一電容的上極板相連。晶體管147為NM0S，其漏極接晶體管145的漏極，柵極接地電壓GND 100，源極接地電壓GND 100。晶體管146為PM0S，其源極接電源電壓VDD 102，柵極接電源電壓VDD 102，漏極接晶體管148的漏極并與電容充放電單元的第二電容的上極板相連。晶體管148 為NM0S，其漏極接晶體管146的漏極，柵極接復(fù)位信號RESET，源極接地電壓GND 100。圖1中的邏輯判斷單元包括比較器131以及比較器132。比較器131的正相輸入端接參考電壓VREF，反相輸入端接電容充放電單元中電容151的上極板。比較器132的正相輸入端接參考電壓VREF，反相輸入端接電容充放電單元中電容152的上極板。圖1中的邏輯存儲單元包括或非門121以及或非門122?；蚍情T121的一個輸入接邏輯判斷單元比較器131的輸出，另一個輸入接或非門122的輸出QN?；蚍情T122的一個輸入接邏輯判斷單元比較器132的輸出，另一個輸入接或非門121的輸出Q?；蚍情T121 和或非門122構(gòu)成RS觸發(fā)器。圖1中的輸出驅(qū)動單元包括反相器111以及反相器112。反相器111的輸入接邏輯存儲單元的或非門121的輸出Q，輸出作為振蕩電路的輸出0UT101。反相器112的輸入接邏輯存儲單元的或非門122的輸出QN，輸出作為振蕩電路的輸出OUTN 102。其中，當(dāng)復(fù)位信號RESETB為0并且RESET為1時，VCl為高，VC2為低，電容Cl 151上極板為高電平，電容C2 152上極板為低電平。此時比較器131輸出為0比較器132輸出為1，Q為1并且OUT 為0，QN為0并且OUTN為1其中，當(dāng)復(fù)位信號從RESETB為0并且RESET為1變?yōu)镽ESETB 為1并且RESET為0后，電路能夠正常起振。上述方案中，除電流校準(zhǔn)電路170外，剩余部分電路左右完全對稱。圖2是電流校準(zhǔn)電路的一種實(shí)施例的示意圖。該電流校準(zhǔn)電路包括電流輸入單元U4、電流緩沖單元u3、電流輸出單元隊(duì)、第一、第二和第三復(fù)位單元、第一和第二電源去耦單元以及多個電流鏡像單元u5、u6、u7、u8。圖2的電流輸入單元U4包括晶體管211 (Mn2)、晶體管212 (Mn3)、晶體管213 (Mn4)、 晶體管214 (Mn5)、晶體管215 (Mn6)以及晶體管216 (Mn7)。其晶體管211為NM0S，其柵極和漏極相連并通過第一復(fù)位單元晶體管221 (Mp9)與輸入的輸入?yún)⒖茧娏飨噙B，源極和晶體管 212的柵極和漏極相連。其晶體管212為NM0S，其柵極和漏極相連并與晶體管211的源極相連，源極和地電壓GND 204相連。其晶體管213為NM0S，其柵極與晶體管211的柵極相連，漏極與電流緩沖單元的晶體管232的漏極相連，源極和晶體管214的漏極相連。其晶體管214為NM0S，其柵極與晶體管212的柵極相連，漏極與晶體管213的源極相連，源極和地電壓GND 204相連。晶體管215為NM0S，其柵極與晶體管211的柵極相連，漏極與電流緩沖單元的晶體管234的漏極相連，源極和晶體管216的漏極相連。晶體管216為NM0S，其柵極與晶體管212的柵極相連，漏極與晶體管215的源極相連，源極和地電壓GND 204相連。圖2的電流緩沖單元U3包括晶體管2；31 (Mpl)、晶體管2幻(Mp2)、晶體管233 (Mp3)以及晶體管234(Mp4)。晶體管231為PM0S，其源極接電源電壓VDD 203，柵極接電流輸入單元晶體管213的漏極，漏極接晶體管232的源極。晶體管232為PM0S，其源極接晶體管231 的漏極，柵極接晶體管234的柵極，漏極接晶體管231的柵極。晶體管233為PM0S，其源極接電源電壓VDD 203，柵極接晶體管234的柵極，漏極接晶體管234的源極。晶體管234為 PM0S，其源極接晶體管233的漏極，柵極接晶體管233的柵極，漏極接電流輸入單元晶體管 215的漏極。圖2的電流輸出單元隊(duì)包括晶體管Ml (Mp7)以及晶體管M2(Mp8)。晶體管241為 PM0S，其源極接電源電壓VDD 203，柵極接電流緩沖單元晶體管231的柵極，漏極接晶體管 M2的源極。晶體管242為PM0S，其源極接晶體管Ml的漏極，柵極接電流緩沖單元晶體管232的柵極，漏極為整個校準(zhǔn)單元的電流輸出端202。圖2的第一復(fù)位單元包括晶體管221 (Mp9)，第二復(fù)位單元包括晶體管222 (Mp6)以及第三復(fù)位單元包括晶體管223 (Mn8)。其晶體管221為PM0S，其源極接輸入?yún)⒖茧娏?，柵極接復(fù)位信號RESET，漏極接電流輸入單元晶體管211的漏極。其晶體管222為PM0S，其源極接電源電壓VDD 203，柵極接復(fù)位信號RESETB，漏極接電流緩沖單元晶體管231的柵極。其晶體管223為NM0S，其漏極接晶體管221的漏極，柵極接復(fù)位信號RESET，源極接地電壓GND 204。RESETB和RESET是一對相反的信號，當(dāng)RESETB為0并且RESET為1時關(guān)閉所有支路中的電流，當(dāng)RESETB為1并且RESET為0時電路正常工作。圖2的第一電源去耦單元包括晶體管291 (Mp5)并且第二電源去耦單元包括晶體管 292 (Mn9)。晶體管為PM0S，其漏極和源極接電源電壓VDD 203，柵極接電流緩沖單元晶體管231的柵極。晶體管292為NM0S，其漏極和源極接地電壓GND 204，柵極接電流輸入單元晶體管212的柵極。 圖2的電流鏡單元U5包括晶體管251 (Mnlo)、晶體管252 (Mnll)、晶體管253 (Mnl2)和傳輸門。晶體管251為NM0S，其漏極接電流緩沖單元晶體管232的漏極，柵極接傳輸門254的輸出，源極接晶體管252的漏極。晶體管252為NM0S，其漏極接晶體管251的源極，柵極接電流輸入單元晶體管212的柵極，源極接地電壓GND 204。晶體管253為NM0S， 其漏極接晶體管251的柵極，柵極接控制信號Slp，源極接地電壓GND 204。傳輸門的輸入接電流輸入單元晶體管211的柵極，輸出接晶體管251的柵極，傳輸門中PMOS的柵極接控制信號Slp，NMOS的柵極接控制信號Sln。圖2的電流校準(zhǔn)電路包括四個電流鏡單元，每個單元中的對應(yīng)位置的晶體管與電流輸入單元的晶體管211和晶體管212在尺寸上成倍數(shù)關(guān)系。在本例中包括四個并聯(lián)的電流鏡單元U5、U6、U7、U8,在其它實(shí)施例中可以包括更多或更少的電流鏡單元。上述方案中，其電流校準(zhǔn)電路中校準(zhǔn)控制信號Slp、Sln、S2p, S2n, S3p> S3n、S4p、S4n決定對應(yīng)電流鏡u5、U6、U7、U8導(dǎo)通與否。不同的校準(zhǔn)控制信號決定電流鏡U5、U6、U7、U8中的一個或多個的通斷。通過電流鏡的通斷來改變電流校準(zhǔn)電路的輸出電流，即振蕩電流，的大小，從而振蕩電路輸出時鐘信號的頻率隨之改變。校準(zhǔn)時對校準(zhǔn)控制信號掃描并觀測輸出頻率，找到與期望的輸出頻率相對應(yīng)的最優(yōu)的校準(zhǔn)信號并永久地保存到存儲單元中。例如，在一個實(shí)施例中，電流鏡U5、U6、U7、U8中的對應(yīng)位置的晶體管與電流輸入單元的晶體管211和晶體管212在尺寸上成倍數(shù)關(guān)系分別為1/2、1/4、1/8、1/16，則電流鏡隊(duì)、隊(duì)、 、隊(duì)導(dǎo)通后其各自的電流分別是輸入?yún)⒖茧娏鞯?/2、1/4、1/8、1/16。假設(shè)輸入?yún)⒖茧娏鳛?6個單位，則在電流鏡U5、U6、U7、U8各自導(dǎo)通時分別分配到8、4、2、1個單位的電流。此外，由于晶體管213、214上分配到8個單位的電流，則電流鏡U5、U6、U7、U8全斷或全通時，在輸入?yún)⒖茧娏鳛?6個單位的情況下，輸出電流，即振蕩電流，分別為8個單位和 23(8+8+4+2+1)個單位，從而實(shí)現(xiàn)輸入?yún)⒖茧娏鞯姆糯蠡蚩s小。例如，在一個實(shí)施例中，4位校準(zhǔn)信號為1010，對應(yīng)的電流鏡U5導(dǎo)通，U6斷開，U7導(dǎo)通，U8斷開，則電流鏡U5和U7導(dǎo)通的電流和為8+2 = 10個單位，從而輸出電流為8+8+2 = 18個單位。在其它實(shí)施例中，可以通過其它對應(yīng)關(guān)系，附加更多或更少的電流鏡并且/或者設(shè)置不同的尺寸倍數(shù)關(guān)系，實(shí)現(xiàn)不同程度的電流放大和縮小，從而調(diào)整輸出時鐘信號的頻率。以上所述的具體實(shí)施例，對本實(shí)用新型的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本實(shí)用新型的具體實(shí)施例而已，并不用于限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，包括電流校準(zhǔn)電路，用于在變化的校準(zhǔn)控制信號的作用下依據(jù)輸入?yún)⒖茧娏?，產(chǎn)生變化的振蕩電流；以及張弛振蕩電路，用于在來自電流校準(zhǔn)電路的變化的振蕩電流作用下產(chǎn)生變化的時鐘信號。
2.如權(quán)利要求1所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述電流校準(zhǔn)電路包括提供所述輸入?yún)⒖茧娏鞯妮斎雲(yún)⒖茧娏鬏斎雴卧?；多個電流鏡像單元，流過其中的電流分別和輸入?yún)⒖茧娏鞒杀壤?，所述多個電流鏡像單元中的至少一個單元在校準(zhǔn)控制信號的控制下通斷，并且，其中，校準(zhǔn)控制信號反映第一頻率和目標(biāo)頻率的差異，所述振蕩電流是流過所述多個電流鏡像單元的電流之和。
3.如權(quán)利要求1所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述張弛振蕩電路包括第一電容充放電單元，在第一邏輯信號的控制下以所述振蕩電流對第一電容充放電；第二電容充放電單元，在第二邏輯信號的控制下以所述振蕩電流對第二電容充放電；第一邏輯判斷單元，用于對第一電容上的電壓和基準(zhǔn)電壓進(jìn)行比較，以形成第一邏輯控制信號；第二邏輯判斷單元，用于對第二電容上的電壓和基準(zhǔn)電壓進(jìn)行比較，以形成第二邏輯控制信號；以及邏輯存儲單元，其與所述第一邏輯判斷單元和所述第二邏輯判斷單元相連，用于存儲第一邏輯控制信號和第二邏輯控制信號，并且由此產(chǎn)生第二邏輯信號和第一邏輯信號，由此形成張馳振蕩。
4.如權(quán)利要求3所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述張弛振蕩電路還包括第一振蕩起振單元和第二振蕩起振單元，分別用于與所述第一邏輯判斷單元和所述第二邏輯判斷單元配合工作。
5.如權(quán)利要求3所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述張弛振蕩電路包括輸出驅(qū)動單元，其與所述邏輯存儲單元相連，基于第一邏輯信號和/或第二邏輯信號產(chǎn)生時鐘信號。
6.如權(quán)利要求3所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述邏輯存儲單元構(gòu)成RS觸發(fā)器。
7.如權(quán)利要求3所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，所述第一邏輯判斷單元和所述第二邏輯判斷單元是比較器。
8.如權(quán)利要求2所述的具有高精度振蕩頻率的張弛振蕩時鐘電路，其特征在于，每個所述電流鏡單元中的晶體管分別與所述電流輸入單元的對應(yīng)的晶體管在尺寸上成倍數(shù)關(guān)系。
專利摘要本實(shí)用新型公開了一種具有高精度振蕩頻率的張弛振蕩時鐘電路，包括電流校準(zhǔn)電路，用于在變化的校準(zhǔn)控制信號的作用下依據(jù)輸入?yún)⒖茧娏?，產(chǎn)生變化的振蕩電流；以及由張弛振蕩電路，用于在來自電流校準(zhǔn)電路的變化的振蕩電流作用下產(chǎn)生變化的時鐘信號。電流校準(zhǔn)電路包括提供輸入?yún)⒖茧娏鞯妮斎雲(yún)⒖茧娏鬏斎雴卧?；多個電流鏡像單元，流過其中的電流分別和輸入?yún)⒖茧娏鞒杀壤?，多個電流鏡像單元中的至少一個單元在校準(zhǔn)控制信號的控制下通斷；其中，校準(zhǔn)控制信號反映第一頻率和目標(biāo)頻率的差異，振蕩電流是流過多個電流鏡像單元的電流之和。
文檔編號H03B5/04GK202153721SQ20112015131
公開日2012年2月29日 申請日期2011年5月13日 優(yōu)先權(quán)日2011年5月13日
發(fā)明者陳利杰 申請人:英特格靈芯片(天津)有限公司