專利名稱：一種多輸入-多時(shí)鐘維持阻塞型jk觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，具體涉及一種觸發(fā)器電路，特別涉及一種具有多個(gè)數(shù)據(jù)輸入通道和多個(gè)時(shí)鐘端的維持阻塞型JK觸發(fā)器及其具有觸發(fā)優(yōu)先的電路。
背景技術(shù)：
觸發(fā)器是一種具有存儲(chǔ)功能的器件，在數(shù)字電子技術(shù)中用于構(gòu)成各種時(shí)序邏輯電路。觸發(fā)器有多種類型按觸發(fā)方式分為電平觸發(fā)、主從觸發(fā)、邊沿觸發(fā)；按邏輯功能分RS 觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器等。觸發(fā)器的特性用觸發(fā)方式和邏輯功能進(jìn)行描述， 觸發(fā)方式用于決定狀態(tài)變化特點(diǎn)，即接收輸入信號(hào)改變狀態(tài)的方式；邏輯功能決定狀態(tài)變化的方向，即次態(tài)值。已有的觸發(fā)器都是單個(gè)數(shù)據(jù)輸入通道和單個(gè)時(shí)鐘端。由于已有的觸發(fā)器只有一個(gè)時(shí)鐘端，因此在同步電路的設(shè)計(jì)中，所有觸發(fā)器的時(shí)鐘端都連接在一起。隨著集成電路集成度的不斷提高，這種方式引起的時(shí)鐘偏移、時(shí)鐘負(fù)載電流、功耗、電磁輻射干擾等矛盾突出，以事件為驅(qū)動(dòng)的分布式系統(tǒng)和異步電路很好地克服了同步電路的上述缺點(diǎn)，但現(xiàn)有的觸發(fā)器不便用于以事件為驅(qū)動(dòng)的分布式系統(tǒng)和異步電路的設(shè)計(jì)。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種具有多個(gè)數(shù)據(jù)輸入通道和多個(gè)時(shí)鐘端的JK觸發(fā)器及其觸發(fā)優(yōu)先電路，該JK觸發(fā)器每個(gè)數(shù)據(jù)輸入端分別對應(yīng)一個(gè)時(shí)鐘觸發(fā)端，每個(gè)時(shí)鐘觸發(fā)端用來接受一個(gè)外部觸發(fā)事件。本發(fā)明的技術(shù)方案是一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，包括一個(gè)多輸入基本RS鎖存器，兩個(gè)及以上的輸入單元和JK轉(zhuǎn)換電路；所述多輸入基本RS鎖存器的兩輸出端分別為q和nq;所述輸入單元和JK轉(zhuǎn)換電路的數(shù)量相同；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本RS鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器；所述輸入單元包括數(shù)據(jù)輸入端和時(shí)鐘觸發(fā)端；所述輸入單元的數(shù)據(jù)輸入端與所述JK轉(zhuǎn)換電路的輸出端相連；所述JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端。進(jìn)一步，所述輸入單元由兩個(gè)基本RS鎖存器組成；所述兩基本RS鎖存器都有一個(gè)輸入端為所述的時(shí)鐘觸發(fā)端；所述兩基本RS鎖存器都有一個(gè)輸出端與所述時(shí)鐘觸發(fā)端連接。進(jìn)一步，所述JK轉(zhuǎn)換電路由一個(gè)或門、兩個(gè)與門和一個(gè)非門組成，所述兩數(shù)據(jù)輸入端的第一數(shù)據(jù)輸入端與第一與門輸入端連接，第二數(shù)據(jù)輸入端經(jīng)非門后與第二與門連接；所述第一與門的另一輸入端連接所述輸出端nq，所述第二與門的另一輸入端連接所述輸出端q;所述兩個(gè)與門的輸出端跟或門的輸入端連接；所述或門的輸出端為所述JK轉(zhuǎn)換電路的輸出端。進(jìn)一步，所述多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器包括優(yōu)先級電路，所述優(yōu)先級電路輸出端接入到所述輸入單元的時(shí)鐘觸發(fā)端。
3[0009]進(jìn)一步，所述優(yōu)先級電路包括一個(gè)及以上與門電路，所述與門電路的個(gè)數(shù)比所述輸入單元個(gè)數(shù)少一個(gè)；除優(yōu)先級最高的所述輸入單元外，任一所述與門電路的輸入端連接所有高優(yōu)先級輸入單元的時(shí)鐘信號(hào)和所連接的輸入單元的時(shí)鐘信號(hào)。進(jìn)一步，所述輸入單元為3個(gè)。本發(fā)明的有益效果為多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器的各數(shù)據(jù)輸入通道都對應(yīng)一個(gè)時(shí)鐘端，觸發(fā)器的時(shí)鐘端用來接受一個(gè)外部觸發(fā)事件。當(dāng)外部事件發(fā)生時(shí)，相應(yīng)的數(shù)據(jù)輸入通道中的數(shù)據(jù)被鎖存。當(dāng)多個(gè)事件同時(shí)到達(dá)時(shí)，為了避免引起數(shù)據(jù)沖突，采用了優(yōu)先級電路，對所述的多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器電路進(jìn)行改進(jìn)，可以讓優(yōu)先級最高的時(shí)鐘觸發(fā)。本發(fā)明可作為公共存儲(chǔ)器，應(yīng)用于時(shí)序電路的設(shè)計(jì)，特別適合于由事件驅(qū)動(dòng)的分布式系統(tǒng)和異步電路的設(shè)計(jì)，與已有的觸發(fā)器相比，在多路數(shù)據(jù)輸入的情況下，直接由事件驅(qū)動(dòng)，數(shù)據(jù)選擇電路簡單，存儲(chǔ)速度快。

圖1為3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器的電路原理圖圖2為3輸入-3時(shí)鐘維持阻塞型JK功能仿真圖圖3為帶優(yōu)先級的3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器的電路原理圖圖4為帶優(yōu)先級的3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器功能仿真圖具體實(shí)施方式
圖1是本發(fā)明的一個(gè)實(shí)施例，3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器的電路原理圖， 觸發(fā)器有三組數(shù)據(jù)輸入(jl，kl)、( j2，k2)、( j3，k3)，對應(yīng)的三個(gè)時(shí)鐘分別是Cpl、Cp2、Cp3， 輸出端為q和nq，nq與q是邏輯互補(bǔ)關(guān)系。3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器包括1個(gè)多輸入基本RS鎖存器、3個(gè)輸入單元和3個(gè)JK轉(zhuǎn)換電路組成。其中與非門120、121、122、125組成第一輸入單元，與非門117、 118、119、124組成第二輸入單元，與非門114、115、116、123組成第三輸入單元；或門130、 與門135、136和與非門138組成第一 JK轉(zhuǎn)換電路，或門129、與門133、134和與非門137 組成第二 JK轉(zhuǎn)換電路，或門128、與門131、132和與非門139組成第三JK轉(zhuǎn)換電路。第一輸入單元的輸出端與多輸入基本RS鎖存器相連，構(gòu)成第一組維持阻塞型D觸發(fā)器；第一 JK轉(zhuǎn)換電路的輸出端與第一輸入單元的數(shù)據(jù)輸入端連接。第一 JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端jl和kl，輸入端jl和與門136輸入端連接，輸入端kl經(jīng)與非門138取反后和與門135連接；與門136的另一輸入端連接輸出端nq，與門135的另一輸入端連接輸出端q ；與門135和136的輸出端跟或門130的輸入端連接；或門130的輸出端為所述JK轉(zhuǎn)換電路的輸出端。第二輸入單元的輸出端與多輸入基本RS鎖存器相連，構(gòu)成第二組阻塞型D觸發(fā)器；第二 JK轉(zhuǎn)換電路的輸出端與第二輸入單元的數(shù)據(jù)輸入端連接。第二 JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端j2和k2，輸入端j2和與門134輸入端連接，輸入端k2經(jīng)與非門137取反后和與門133連接；與門134的另一輸入端連接輸出端nq，與門133的另一輸入端連接輸出端q ；與門133和134的輸出端跟或門1 的輸入端連接；或門19的輸出端為所述JK轉(zhuǎn)換電路的輸出端。 第三輸入單元的輸出端與多輸入基本RS鎖存器相連，構(gòu)成第三組維持阻塞型D觸發(fā)器；第三JK轉(zhuǎn)換電路的輸出端與第三輸入單元的數(shù)據(jù)輸入端連接。第三JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端j3和k3，輸入端j3和與門132輸入端連接，輸入端k2經(jīng)與非門139取反后和與門131連接；與門132的另一輸入端連接輸出端nq，與門131的另一輸入端連接輸出端q ；與門131和132的輸出端跟或門1 的輸入端連接；或門1 的輸出端為所述JK轉(zhuǎn)換電路的輸出端。以第一組JK轉(zhuǎn)換電路為例，輸入信號(hào)kl通過與非門138取反后再通過與門135 和輸出端q的信號(hào)進(jìn)行與邏輯運(yùn)算，輸入信號(hào)jl通過與門136和多輸入-多輸出維持阻塞型JK觸發(fā)器輸出端nq的信號(hào)進(jìn)行與邏輯運(yùn)算，與門135和136的輸出通過或門130進(jìn)行或邏輯運(yùn)算，其輸出作為第一組維持阻塞型D觸發(fā)器的輸入信號(hào)。這樣，第一組維持阻塞型 D觸發(fā)器與第一 JK轉(zhuǎn)換電路共同構(gòu)成第一組維持阻塞型JK觸發(fā)器；其余兩組JK觸發(fā)器工作原理和第一組JK觸發(fā)器一樣。其他的多輸入-多時(shí)鐘JK觸發(fā)器，根據(jù)數(shù)據(jù)輸入通道數(shù)的不同，可根據(jù)圖1所示電路結(jié)構(gòu)擴(kuò)展而得。在第一組維持阻塞型D觸發(fā)器電路中，120、121和125、122構(gòu)成的兩個(gè)基本RS鎖存器響應(yīng)外部輸入數(shù)據(jù)dl (130的輸出)和時(shí)鐘cpl，它們的輸出作為由112、113構(gòu)成的第三個(gè)基本RS鎖存器的直接復(fù)位(R)和直接置位信號(hào)(S)，決定觸發(fā)器的狀態(tài)。(1)當(dāng)Cpl=O時(shí)，與非門121和125被封鎖，其輸出為1，使輸出鎖存器處于保持狀態(tài)，觸發(fā)器的輸出q和nq不改變狀態(tài)，同時(shí)121和125的反饋信號(hào)分別將120和122兩個(gè)
門打開，使122輸出為"^ ，Ι20輸出為dl。dl信號(hào)進(jìn)入觸發(fā)器，為觸發(fā)器狀態(tài)刷新做好準(zhǔn)備。(2)當(dāng)cpl由0變1后瞬間，121和125打開，它們的輸出狀態(tài)由120和122的輸出狀態(tài)決定，二者永遠(yuǎn)是互補(bǔ)邏輯關(guān)系，保證了 RS鎖存器約束條件RS=0，由基本RS鎖存器
的邏輯功能可知，這時(shí)，觸發(fā)器按此前dl的邏輯值刷新。(3)在cpl=l期間，由120、121和125、122分別構(gòu)成的兩個(gè)基本RS鎖存器可以保證121、125的輸出狀態(tài)不變，使觸發(fā)器狀態(tài)不受輸入信號(hào)dl變化的影響。在q=l時(shí)，121輸出狀態(tài)為0，則將120和125封鎖。121至120的反饋線使120輸出為1，起維持121輸出為 0的作用，從而維持了觸發(fā)器的1狀態(tài)，稱為置1維持線；121的輸出至125的反饋線使125 輸出為1，雖然dl信號(hào)在此期間的變化可能使122輸出相應(yīng)改變，但不會(huì)改變125的輸出狀態(tài)，從而阻塞了 dl端輸入的置0信號(hào)，稱為置0阻塞線。在q=0時(shí)，125輸出為0，則將122 封鎖，使122輸出為1，即阻塞了 dl=l信號(hào)進(jìn)入觸發(fā)器的途徑，122的輸出又與cpl=l，121 輸出為1共同作用，將125輸出維持為0，而將觸發(fā)器維持在0狀態(tài)，故將125輸出至122的反饋線稱為置1阻塞、置0維持線。其余兩組維持阻塞型D觸發(fā)器的工作原理與此相同。D觸發(fā)器特性方程為，JK觸發(fā)器特忡“f.!、J、J gn+1 Jg"+ "，令
D^JQ+KQ，通過JK轉(zhuǎn)換電路，就可將維持阻塞型D觸發(fā)器轉(zhuǎn)換為維持阻塞型JK觸發(fā)
O在第一組JK轉(zhuǎn)換電路中，將kl輸入信號(hào)通過138取反后通過135和多輸入-多輸出維持阻塞型JK觸發(fā)器的輸出信號(hào)q進(jìn)行與邏輯運(yùn)算得到信號(hào)Sg，jl輸入信號(hào)通過136和多輸入-多輸出維持阻塞型JK觸發(fā)器輸出信號(hào)nq進(jìn)行與邏輯運(yùn)算得到信號(hào)Jbig。 Jtaf通過130和―進(jìn)行或邏輯運(yùn)算得到信號(hào)Jliif + Eq作為第一組維持阻塞型D觸發(fā)
器的信號(hào)輸入，即W= jlnq + klq 其余兩組JK轉(zhuǎn)換電路工作原理與此相同。以上得到了第一組維持阻塞型JK觸發(fā)器的工作原理，其他兩組維持阻塞型JK觸發(fā)器的工作原理與此相同。為了驗(yàn)證它的正確性，對圖1所示的多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器進(jìn)行了功能仿真，仿真波形如圖2所示(圖2中的Jl，J2，J3，Kl, K2，K3，CPl，CP2，CP3，Q，NQ分別對應(yīng)于圖1中的jl，j2，j3，kl，k2，k3，cpl，cp2，cp3，q，nq)。在圖2所示的波形圖中，
當(dāng)只有CPl時(shí)鐘出現(xiàn)時(shí)，輸出狀態(tài)滿足β +Ι=』^1+^!!的關(guān)系；當(dāng)只有CP2時(shí)鐘出現(xiàn)時(shí)，輸出狀態(tài)滿足的關(guān)系；當(dāng)只有CP3時(shí)鐘出現(xiàn)時(shí)，輸出狀態(tài)滿足
+1 "的關(guān)系。結(jié)果顯示了它的功能的正確性。圖3設(shè)計(jì)的帶優(yōu)先級的3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器是由圖1所示的3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器轉(zhuǎn)換而來。各個(gè)時(shí)鐘信號(hào)接到優(yōu)先級電路的輸入，優(yōu)先級電路由兩個(gè)與門電路126、127構(gòu)成，優(yōu)先級電路的輸出再接到3輸入-3時(shí)鐘維持阻塞型JK 觸發(fā)器的各時(shí)鐘觸發(fā)端。當(dāng)cpl上升沿到達(dá)時(shí)，1 和127被封鎖，cp2和cp3失去作用； 當(dāng)cpl為低電平且cp2上升沿到達(dá)時(shí)，127被封鎖，cp3失去作用。該電路的優(yōu)先級順序是 cpl>cp2>cp3。為了驗(yàn)證它的正確性，對圖3所示的帶優(yōu)先級的3輸入-3時(shí)鐘維持阻塞型JK觸發(fā)器進(jìn)行了功能仿真，仿真波形如圖4所示(圖4中的Jl，J2，J3，Kl，K2，K3，CP1，CP2，CP3， Q，NQ 分別對應(yīng)于圖 3 中的 jl, j2，j3，kl, k2，k3，cpl, cp2，cp3，q，nq)。當(dāng) CPl 和 CP3 的第一個(gè)脈沖同時(shí)出現(xiàn)時(shí)，由于J1=0，K1=1，故輸出Q=0，說明CPl起作用，CP3不起用；當(dāng)CPl 的第六個(gè)脈沖與CP2的第一個(gè)脈沖同時(shí)出現(xiàn)時(shí)，由于J1=0，K1=1，Q=0，說明CPl起作用，CP2 不起用；當(dāng)CP2的第五個(gè)脈沖與CP3的第二個(gè)脈沖同時(shí)出現(xiàn)時(shí)，由于J2=0，K2=0，故輸出保持原來的狀態(tài)，即Q=l，說明CP2起作用，CP3不起用。結(jié)果顯示了它的功能的正確性。本發(fā)明并不只局限于上述具體實(shí)施方式
，本領(lǐng)域一般技術(shù)人員根據(jù)本發(fā)明公開的技術(shù)內(nèi)容，可采用其他多種具體實(shí)施方式
實(shí)施本發(fā)明，因此，凡是采用本發(fā)明的多輸入-多時(shí)鐘、時(shí)鐘優(yōu)先級電路的設(shè)計(jì)結(jié)構(gòu)和思路，應(yīng)用于其他結(jié)構(gòu)形式、或經(jīng)轉(zhuǎn)換的觸發(fā)器以及由這些觸發(fā)器組成的應(yīng)用電路，都落入本發(fā)明保護(hù)的范圍。本發(fā)明特別適合應(yīng)用于那些以事件為驅(qū)動(dòng)的分布式系統(tǒng)和異步電路中，以及用于握手協(xié)議、FPGA電路等。
權(quán)利要求1.一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，包括一個(gè)多輸入基本RS鎖存器，兩個(gè)及以上的輸入單元和JK轉(zhuǎn)換電路；所述多輸入基本RS鎖存器的兩輸出端分別為q和nq ；所述輸入單元和JK轉(zhuǎn)換電路的數(shù)量相同；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本RS鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器；所述輸入單元包括數(shù)據(jù)輸入端和時(shí)鐘觸發(fā)端；所述輸入單元的數(shù)據(jù)輸入端與所述JK轉(zhuǎn)換電路的輸出端相連；所述JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1所述的一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，其特征在于所述輸入單元由兩個(gè)基本RS鎖存器組成；所述兩基本RS鎖存器都有一個(gè)輸出端與所述時(shí)鐘觸發(fā)端連接。
3.根據(jù)權(quán)利要求1或2所述的一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，其特征在于所述JK轉(zhuǎn)換電路由一個(gè)或門、兩個(gè)與門和一個(gè)非門組成，所述JK轉(zhuǎn)換電路的第一數(shù)據(jù)輸入端與第一與門輸入端連接，第二數(shù)據(jù)輸入端經(jīng)非門后與第二與門連接；所述第一與門的另一輸入端連接所述輸出端nq，所述第二與門的另一輸入端連接所述輸出端q;所述兩個(gè)與門的輸出端跟或門的輸入端連接；所述或門的輸出端為所述JK轉(zhuǎn)換電路的輸出端。
4.根據(jù)權(quán)利要求2所述的一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，其特征在于所述多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器包括優(yōu)先級電路，所述優(yōu)先級電路輸出端接入到所述輸入單元的時(shí)鐘觸發(fā)端。
5.根據(jù)權(quán)利要求4所述的一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，其特征在于 所述優(yōu)先級電路包括一個(gè)及以上與門電路，所述與門電路的個(gè)數(shù)比所述輸入單元個(gè)數(shù)少一個(gè)；除優(yōu)先級最高的所述輸入單元外，任一所述與門電路的輸入端連接所有高優(yōu)先級輸入單元的時(shí)鐘信號(hào)和所連接的輸入單元的時(shí)鐘信號(hào)。
6.根據(jù)權(quán)利要求5所述的一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，其特征在于所述輸入單元為3個(gè)。
專利摘要本發(fā)明公開一種多輸入-多時(shí)鐘維持阻塞型JK觸發(fā)器，該JK觸發(fā)器包括一個(gè)多輸入基本RS鎖存器，兩個(gè)及以上的輸入單元和JK轉(zhuǎn)換電路；所述多輸入基本鎖存器的兩輸出端分別為q和nq；所述輸入單元和JK轉(zhuǎn)換電路的數(shù)量相同；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發(fā)器；所述輸入單元包括數(shù)據(jù)輸入端和時(shí)鐘觸發(fā)端；所述輸入單元的數(shù)據(jù)輸入端與所述JK轉(zhuǎn)換電路的輸出端相連；所述JK轉(zhuǎn)換電路包括兩數(shù)據(jù)輸入端。本發(fā)明可作為公共存儲(chǔ)器，應(yīng)用于時(shí)序電路的設(shè)計(jì)，特別是由事件驅(qū)動(dòng)的分布式系統(tǒng)和異步電路的設(shè)計(jì)，與已有的觸發(fā)器相比，在多路數(shù)據(jù)輸入的情況下，直接由事件驅(qū)動(dòng)，數(shù)據(jù)選擇電路簡單，存儲(chǔ)速度快。
文檔編號(hào)H03K3/02GK202309646SQ20112027750
公開日2012年7月4日 申請日期2011年8月2日 優(yōu)先權(quán)日2011年8月2日
發(fā)明者趙不賄 申請人:江蘇大學(xué)