專利名稱：電容失配校正電路和電容失配校正方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路領(lǐng)域，尤其涉及一種電容失配校正電路和電容失配校正方法。
背景技術(shù)：
如圖I所示，為現(xiàn)有技術(shù)中電容并聯(lián)電路的電路圖，該電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容C1、C2、……、Cn，其中，η為大于或等于2的自然數(shù)。當圖I所示電容并聯(lián)電路應(yīng)用在集成電路中時，理論上，電容CI、C2、……、Cn之間的電容值應(yīng)該匹配，但是，如果電容Cl、C2、……、Cn之間的電容值不匹配即失配，會限制電容并聯(lián)電路的效能，進而影響整個集成電路的精準度。因此，如何校正電容值失配是ー個重要的設(shè)計要素。為了保證電容C1、C2、……、Cn之間的電容值匹配，可以采用串并聯(lián)相結(jié)合的電容校正方案，將各個電容用電容的組合來實現(xiàn)，如圖2所示，為現(xiàn)有技術(shù)中采用電容組實現(xiàn)電容的電路示意圖，電容C(TC6、Ca Ce以串、并聯(lián)相結(jié)合的方式連接，一組開關(guān)b(Tb6分別控制電容C(TC6的連接方式，從而控制整個電容組的取值，實現(xiàn)調(diào)節(jié)電容的大小，進而達到校正電容之間失配的目的。該校正技術(shù)存在如下缺陷該校正技術(shù)用ー個電容組代替單個電容，改變了集成電路的原有電路結(jié)構(gòu)；此外，并聯(lián)電容電路具有多個電容，需要采用多個電容組，多個電容組具有較大的面積和較高的復(fù)雜度，大大增加了集成電路的面積和復(fù)雜度。

發(fā)明內(nèi)容
本發(fā)明提供ー種電容失配校正電路和電容失配校正方法，用以實現(xiàn)校正電容間的失配，同時保持集成電路的原有電路結(jié)構(gòu)不變，降低對集成電路的面積和復(fù)雜度的影響。本發(fā)明提供ー種電容失配校正電路，應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容，所述電容失配校正電路集成在 所述集成電路中，所述電容失配校正電路用于提供校正信號，將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路，所述校正信號用于對所述節(jié)點或支路的信號進行補償以對所述電容并聯(lián)電路的電容失配進行校正。本發(fā)明還提供ー種電容失配校正方法，應(yīng)用于集成電路，所述集成電路中包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容，所述方法包括提供校正信號；將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路，所述校正信號用于對所述節(jié)點或支路的信號進行補償以對所述電容并聯(lián)電路的電容失配進行校正。在本發(fā)明中，電容失配校正電路提供校正信號并將校正信號發(fā)送到集成電路的節(jié)點或支路，通過校正信號對該節(jié)點或支路的信號進行補償來完成對電容并聯(lián)電路的電容失配進行校正，相較于現(xiàn)有技術(shù)，不需要改變集成電路的原有電路結(jié)構(gòu)，此外，電容失配校正 電路的面積和復(fù)雜度均小于現(xiàn)有技術(shù)中的電容組，從而對集成電路的面積和復(fù)雜度的影響較小。


圖I為現(xiàn)有技術(shù)中電容并聯(lián)電路的電路圖；圖2為現(xiàn)有技術(shù)中采用電容組實現(xiàn)電容的電路示意圖；圖3為本發(fā)明電容失配校正電路第一實施例的電路示意圖；圖4為本發(fā)明電容失配校正電路第二實施例的電路示意圖；圖5為本發(fā)明電容失配校正電路第三實施例的電路示意圖；圖6為本發(fā)明電容失配校正電路第三實施例中流水線模數(shù)轉(zhuǎn)換器的電路示意圖； 圖7為本發(fā)明電容失配校正電路第三實施例的電路示意圖；圖8為本發(fā)明電容失配校正方法第一實施例的流程示意圖；圖9為本發(fā)明電容失配校正方法第二實施例的流程示意圖；圖10為本發(fā)明電容失配校正方法第三實施例的流程示意圖。
具體實施例方式下面結(jié)合說明書附圖和具體實施方式
對本發(fā)明作進ー步的描述。如圖3所示，為本發(fā)明電容失配校正電路第一實施例的電路示意圖，電容失配校正電路311應(yīng)用于集成電路31，集成電路31中包括電容并聯(lián)電路312，電容并聯(lián)電路312包括兩個以上并聯(lián)連接的電容C1、C2、……、Cn，n為大于或等于2的自然數(shù)，各個電容Cl、C2、……、Cn可以為電容的組合。當電容C1、C2、……、Cn失配引起集成電路31的節(jié)點或支路的信號的誤差是與輸入電容并聯(lián)電路312的信號Vin無關(guān)的“加性”誤差時，會使得校正電容失配變得容易，即無論輸入多大的信號，只需根據(jù)電容C1、C2、……、Cn之間的匹配誤差，在集成電路31的節(jié)點或支路上“加上”或“減去”相對應(yīng)的誤差信號即可。在本實施例中，電容失配校正電路311用于提供校正信號，將校正信號發(fā)送到集成電路31的節(jié)點或支路，該校正信號用于對節(jié)點或支路的信號進行補償以對電容并聯(lián)電路312的電容失配進行校正。電容失配校正電路311集成在集成電路31中。在本實施例中，電容失配校正電路311提供校正信號并將校正信號發(fā)送到集成電路31的節(jié)點或支路，通過校正信號對該節(jié)點或支路的信號進行補償來完成對電容并聯(lián)電路312的電容失配進行校正，相較于現(xiàn)有技術(shù)，不需要改變集成電路的原有電路結(jié)構(gòu)，此夕卜，電容失配校正電路311的面積和復(fù)雜度均小于現(xiàn)有技術(shù)中的電容組，從而對集成電路的面積和復(fù)雜度的影響較小。如圖4所示，為本發(fā)明電容失配校正電路第二實施例的電路示意圖，與上ー實施例的不同之處在于，電容并聯(lián)電路312中的電容為開關(guān)電容，在圖3所示結(jié)構(gòu)示意圖的基礎(chǔ)上，集成電路31中還可以包括控制信號生成模塊313,用于根據(jù)在第一時鐘相位Φ1施加在電容并聯(lián)電路312上的電壓Vin，生成用于在第二時鐘相位Φ2控制施加在開關(guān)電容Cl、
C2、......、Cn上的電壓的控制信號；電容失配校正電路311用于根據(jù)時鐘信號的相位和控
制信號，提供校正信號?？刂菩盘柹赡K313具體可以為模數(shù)轉(zhuǎn)換器。具體地，電容失配校正電路311在第一時鐘相位，提供第一校正信號，在第二時鐘相位，根據(jù)控制信號提供第二校正信號。
進ー步地，為了提高校正電壓的精確度，控制信號生成模塊313生成的控制信號包括兩路以上控制子信號dl、d2、……、dn，控制子信號dl、d2、……、dn與開關(guān)電容Cl、C2、……、Cn—一對應(yīng)，一個控制子信號控制ー個開關(guān)電容。電容失配校正電路311包括兩個以上電容失配校正單元3111、31112、……、3111n，兩個以上電容失配校正單元3111、
31112、......、3111n與控制子信號dl、d2、......、dn——對應(yīng)。電容失配校正單元3111、
31112、……、3111n用于分別根據(jù)接收的控制子信號dl、d2、……、dn和時鐘信號的相位，提供校正子信號。電容失配校正電路311提供的校正信號是各個電容失配校正單元3111、31112、……、3111n提供的校正子信號的疊加。具體地，電容失配校正單元3111、31112、......、3111n在第一時鐘相位，提供第一
校正信號，在第二時鐘相位，根據(jù)控制子信號，提供第二校正信號。在本實施例中，由于電容失配校正單元3111、31112、……、3111n分別根據(jù)其接收的控制子信號提供校正子信號，而校正信號是校正子信號的疊加，因此電容失配校正電路311提供的校正信號的精確度較高。如圖5所示，為本發(fā)明電容失配校正電路第三實施例的電路示意圖，與圖4所示電路不意圖的不同之處在于，在本實施例中，集成電路31包括串聯(lián)的N級流水線電路stagel、
stage2........stageN，N為大于或等于2的自然數(shù)。電容并聯(lián)電路31配置在各級流水線
電路中。電容失配校正電路311對N級流水線電路stagel、stage2、.......stageN中的
至少ー級流水線電路中的電容并聯(lián)電路進行電容失配校正。在本實施例中，當電容失配校正電路311對第M級流水線電路中的電容并聯(lián)電路的電容失配進行校正吋，電容失配校正電路311將校正信號發(fā)送到第P級流水線電路的節(jié)點或支路，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于M并且小于或等于N的自然數(shù)。如圖6所示，為本發(fā)明電容失配校正電路第三實施例中流水線模數(shù)轉(zhuǎn)換器的電路
示意圖，流水線ADC包括串聯(lián)的N級流水線電路stagel、stage2、.......stageN、末端ADC
61和數(shù)字校正模塊62，其中，N為大于或等于2的自然數(shù)。末端ADC 61與N級流水線電路串聯(lián)連接，數(shù)字校正模塊分別與各級流水線電路和末端ADC連接。模擬輸入信號AVin輸入流水線ADC，由第一級流水線電路stagel、第二級流水線電路stage2、……、末端ADC 61依次量化，并將各級的量化結(jié)果D1、D2、……、DN、DBackend輸出到數(shù)字校正模塊62，去除冗余，得到數(shù)字輸出Dout。如圖7所示，為本發(fā)明電容失配校正電路第三實施例的電路示意圖，假設(shè)電容失配校正電路對圖6所示流水線模數(shù)轉(zhuǎn)換器的第M級流水線電路進行電容失配校正，校正信號發(fā)送到第P級流水線電路的節(jié)點或支路，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于或等于M并且小于或等于N的自然數(shù)。在本實施例中，控制信號生成模塊313具體可以為量化単元，控制信號具體可以為量化單元輸出的量化結(jié)果。第M級流水線電路包括電容并聯(lián)電路312、量化単元71、余量放大單元72和編碼単元73。電容并聯(lián)電路312包括并聯(lián)連接的采樣電容Csl、Cs2、……、Csn，n=2m，第M級流水線電路的有效精度為mbit，m為大于或等于I的自然數(shù)。其中，量化単元71與電容并聯(lián)電路31連接，余量放大單元與電容并聯(lián)電路31連接，編碼單元73與量化單元71連接。該流水線電路在兩相時鐘下工作，分別是時鐘采樣相Φ I和時鐘建立相Φ2。在時、鐘米樣相Φ I下，輸入模擬信號AVin被米樣電容Csl Csn米樣,量化單兀71將輸入模擬
信號AVin進行量化得到η路量化結(jié)果Dsl、Ds2、......、Dsn, η路量化結(jié)果Dsl Dsn經(jīng)過
編碼單元73編碼后，得到數(shù)字信號Dm傳遞給數(shù)字校正模塊62。在時鐘建立相Φ2下，采樣電容Csl Csn與η路量化結(jié)果Dsl Dsn——對應(yīng)，采樣電容Csl Csn的下極板在對應(yīng)的量化結(jié)果的控制下連接參考電壓信號+Vref或-Vref，同時，余量放大單元72對采樣電容Csl Csn采樣后的信號與對應(yīng)的參考電壓信號的差值進行放大，產(chǎn)生余差電壓信號Vres,余差電壓信號Vres按如下公式(I)計算Vres=G. (AVin-k. Vref) (I)G= (Csl+Cs2+... +Csn) /Cf, k= (Csl+Cs2+... +Csi) / (Csl+Cs2+... +Csn)， I ≤ i ≤ n，i的大小取決于η路量化結(jié)果Ds的值。余差電壓信號Vres作為后級流水線電路的模擬輸入信號AVin被后級流水線電路進一歩量化，最終得到ADC數(shù)字輸出。如公式(I)所示，余差電壓信號Vres的精確度受系數(shù)k和G的精確度影響，其中，G取決于采樣電容Csl Csn之和與Cf之間的匹配精度，k取決于采樣電容Cs I Csn之間的匹配精度，G的精確度要高于k的精確度，因此余差電壓信號Vres的精確度更受限于k,即米樣電容Csl Csn之間
的匹配精度，因此要在設(shè)計中保證Csl=Cs2=......=Csn,如果采樣電容Csl Csn之間失配，
會使得參考電壓系數(shù)k偏離理想值，導(dǎo)致流水線ADC的數(shù)字輸出Dout中產(chǎn)生諧波失真，影響流水線ADC的精確度，因此如何保證采樣電容Csl Csn之間的匹配精度對提高流水線ADC的精度至關(guān)重要。在余差電壓信號Vres的組成項中，由采樣電容Csl Csn之間的失配導(dǎo)致的誤差G. k. Vref是與模擬輸入信號AVin無關(guān)的“加性”誤差，因此為了提高采樣電容Csl Csn之間的匹配度，只需在余差電壓信號Vres上“加上”或“減去”相應(yīng)的誤差電壓即可，因此可以采用本發(fā)明的電容失配校正電路校正采樣電容Csl Csn之間的失配。再參見圖7，電容失配校正電路311由η個電容失配校正單元3111、31112、……、3111η構(gòu)成，η個電容失配校正單元3111、31112、……、3111η與η路量化結(jié)果Dsl Dsn——對應(yīng)?？蛇x地，各電容失配校正単元中可以包括校正電容74，上極板與第P級流水線電路的余量放大單元72的輸入端連接，下極板由對應(yīng)的量化結(jié)果控制，分別與共模電壓Vcm或校正電壓Vcal連接，具體地，當量化結(jié)果為數(shù)據(jù)“ I”吋，下極板與共模電壓Vcm連接，當量化結(jié)果Ds為數(shù)據(jù)“O”時，下極板與校正電壓Vcal連接。在時鐘采樣相Φ 1，第M級流水線電路對AVin采樣，第P級流水線電路建立，校正電容74的下極板接共模電壓Vcm ;在時鐘建立相Φ2，第M級流水線電路輸出余差電壓Vres，第P級流水線電路采樣，同時電容失配校正電路311將校正信號發(fā)送到第P級流水線電路的余量放大單元72的輸入端，以補償由于第M級流水線電路的電容并聯(lián)電路311的電容失配對第P級流水線電路的余量放大單元72的輸入端的信號導(dǎo)致的誤差。在本實施例中，由于電容失配不隨時間變化，因此可以在流水線ADC的初始化階段設(shè)置校正電壓，在流水線ADC正常工作期間就可以不用再校正。校正電壓可以由電阻和電流源的組合提供。該電流源可以是可變電流源，例如電流型數(shù)模轉(zhuǎn)換器，可以利用ー組控制碼控制電流型數(shù)模轉(zhuǎn)換器的精度和范圍，從而來控制校正電壓的精度和范圍，進一歩地通過控制校正電壓精度和范圍來控制電容失配校正的精度和范圍。如圖8所示，為本發(fā)明電容失配校正方法第一實施例的流程示意圖，該方法可以應(yīng)用于圖3所示集成電路31，該方法可以包括如下步驟步驟81、電容失配校正電路311提供校正信號；步驟82、電容失配校正電路311將校正信號發(fā)送到集成電路31的節(jié)點或支路；該校正信號用于對節(jié)點或支路的信號進行補償以對電容并聯(lián)電路312的電容失配進行校正。在本實施例中，電容失配校正電路311提供校正信號并將校正信號發(fā)送到集成電路31的節(jié)點或支路，通過校正信號對該節(jié)點或支路的信號進行補償來完成對電容并聯(lián)電路312的電容失配進行校正，相較于現(xiàn)有技術(shù)，不需要改變集成電路的原有電路結(jié)構(gòu)，此夕卜，電容失配校正電路311的面積和復(fù)雜度均小于現(xiàn)有技術(shù)中的電容組，從而對集成電路的面積和復(fù)雜度的影響較小。如圖9所示，為本發(fā)明電容失配校正方法第二實施例的流程示意圖，本實施例可以應(yīng)用于圖4所示集成電路31，與圖8所示流程示意圖的不同之處在于，步驟81具體可以為如下步驟步驟91、電容失配校正電路311根據(jù)時鐘信號的相位和控制信號，提供校正信號；具體地，電容失配校正電路311在第一時鐘相位，提供第一校正信號，在第二時鐘相位，根據(jù)控制信號提供第二校正信號；其中，第二校正信號的大小受該控制信號的控制?？蛇x地，在步驟91中，控制信號可以包括兩路以上控制子信號，控制子信號與開關(guān)電容一一對應(yīng)，電容失配校正單元3111、31112、……、3111n根據(jù)兩路以上控制子信號和時鐘信號的相位，提供兩路以上校正子信號；校正信號為兩路以上校正子信號的疊加。
在本實施例中，由于電容失配校正單元3111、31112、……、3111n分別根據(jù)其接收的控制子信號提供校正子信號，而校正信號是校正子信號的疊加，因此電容失配校正電路311提供的校正信號的精確度較高。如圖10所示，為本發(fā)明電容失配校正方法第三實施例的流程示意圖，本實施例可以應(yīng)用于圖5所示集成電路31，該方法對第M級流水線電路中的電容并聯(lián)電路的電容失配進行校正，與圖9所示流程示意圖的不同之處在于，步驟82具體可以為如下步驟步驟101、電容失配校正電路311將校正信號發(fā)送到第P級流水線電路的節(jié)點或支路?？蛇x地，在步驟101中，當集成電路31為圖6所示流水線模數(shù)轉(zhuǎn)換器吋，電容失配校正電路311將校正信號發(fā)送到圖7所示的第P級流水線電路的余量放大單元72的輸入端。最后應(yīng)說明的是以上實施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實施例對本發(fā)明進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，可以對本發(fā)明的技術(shù)方案進行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種電容失配校正電路，應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容，其特征在于，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號，將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路，所述校正信號用于對所述節(jié)點或支路的信號進行補償以對所述電容并聯(lián)電路的電容失配進行校正。
2.根據(jù)權(quán)利要求I所述的電路，其特征在于，所述電容為開關(guān)電容； 所述集成電路中還包括 控制信號生成模塊，用于根據(jù)在第一時鐘相位施加在所述電容并聯(lián)電路上的電壓，生成用于在第二時鐘相位控制施加在所述開關(guān)電容上的電壓的控制信號； 所述電容失配校正電路用于根據(jù)時鐘信號的相位和所述控制信號，提供所述校正信號。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述控制信號包括兩路以上控制子信號，所述控制子信號與所述開關(guān)電容一一對應(yīng)； 所述電容失配校正電路包括兩個以上電容失配校正單元，所述兩個以上電容失配校正單元與所述控制子信號一一對應(yīng)，所述電容失配校正單元用于根據(jù)接收的控制子信號和時鐘信號的相位，提供校正子信號； 所述校正信號為所述校正子信號的疊加。
4.根據(jù)權(quán)利要求2或3所述的電路，其特征在于，所述集成電路中包括串聯(lián)的N級流水線電路，所述電容并聯(lián)電路配置在所述流水線電路中，所述電容失配校正電路用于對第M級流水線電路中的電容并聯(lián)電路的電容失配進行校正，將所述校正信號發(fā)送到第P級流水線電路的節(jié)點或支路，N為大于或等于2的自然數(shù)，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于M并且小于或等于N的自然數(shù)。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述集成電路為流水線模數(shù)轉(zhuǎn)換器，所述控制信號生成模塊具體為量化單元，所述流水線模數(shù)轉(zhuǎn)換器還包括 末端模數(shù)轉(zhuǎn)換器，與所述N級流水線電路串聯(lián)連接； 數(shù)字校正模塊，與各級流水線電路和所述末端模數(shù)轉(zhuǎn)換器連接； 其中，所述流水線電路包括所述電容并聯(lián)電路、所述量化單元、余量放大單元和編碼單元，所述余量放大單元與所述電容并聯(lián)電路連接，所述編碼單元與所述余量放大單元連接； 所述電容失配校正電路用于對第M級流水線電路中的電容并聯(lián)電路的電容失配進行校正，將所述校正信號發(fā)送到第P級流水線電路的余量放大單元的輸入端。
6.一種電容失配校正方法，應(yīng)用于集成電路，所述集成電路中包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容，其特征在于，所述方法包括 提供校正信號； 將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路，所述校正信號用于對所述節(jié)點或支路的信號進行補償以對所述電容并聯(lián)電路的電容失配進行校正。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述電容為開關(guān)電容； 所述集成電路中還包括 控制信號生成模塊，用于根據(jù)在第一時鐘相位施加在所述電容并聯(lián)電路上的電壓，生成用于在第二時鐘相位控制施加在所述開關(guān)電容上的電壓的控制信號； 所述提供校正信號具體為根據(jù)時鐘信號的相位和所述控制信號，提供所述校正信號。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述控制信號包括兩路以上控制子信號，所述控制子信號與所述開關(guān)電容一一對應(yīng)； 所述提供校正信號具體為根據(jù)兩路以上控制子信號和時鐘信號的相位，提供兩路以上校正子信號； 所述校正信號為所述兩路以上校正子信號的疊加。
9.根據(jù)權(quán)利要求7或8所述的方法，其特征在于，所述集成電路中包括N級流水線電路，所述電容并聯(lián)電路配置在所述流水線電路中，所述方法用于對第M級流水線電路中的電容并聯(lián)電路的電容失配進行校正，所述將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路具體為將所述校正信號發(fā)送到第P級流水線電路的節(jié)點或支路，N為大于或等于2的自然數(shù)，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于M并且小于或等于N的自然數(shù)。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述集成電路為流水線模數(shù)轉(zhuǎn)換器，所述控制信號生成模塊具體為量化單元，所述流水線模數(shù)轉(zhuǎn)換器還包括 末端模數(shù)轉(zhuǎn)換器，與所述N級流水線電路串聯(lián)連接； 數(shù)字校正模塊，與各級流水線電路和所述末端模數(shù)轉(zhuǎn)換器連接； 其中，所述流水線電路包括所述電容并聯(lián)電路、所述量化單元、余量放大單元和編碼單元，所述余量放大單元與所述電容并聯(lián)電路連接，所述編碼單元與所述余量放大單元連接； 所述將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路具體為將所述校正信號發(fā)送到第P級流水線電路的余量放大單元的輸入端。
全文摘要
本發(fā)明涉及一種電容失配校正電路和電容失配校正方法。所述電容失配校正電路應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個以上并聯(lián)連接的電容，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號，將所述校正信號發(fā)送到所述集成電路的節(jié)點或支路，所述校正信號用于對所述節(jié)點或支路的信號進行補償以對所述電容并聯(lián)電路的電容失配進行校正。本發(fā)明可以校正電容間的失配，同時保持集成電路的原有電路結(jié)構(gòu)不變，降低對集成電路的面積和復(fù)雜度的影響。
文檔編號H03M1/10GK102684697SQ20121017716
公開日2012年9月19日 申請日期2012年5月31日 優(yōu)先權(quán)日2012年5月31日
發(fā)明者張弛, 曹靖, 殷秀梅 申請人:北京昆騰微電子有限公司