專利名稱：一種多片高速adc芯片的同步方法及裝置的制作方法
技術領域：
本發(fā)明涉及一種多片高速ADC芯片的同步方法及裝置，屬于通信和雷達技術領域。
背景技術：
在通信和雷達領域，經常需要對多路高速模擬信號進行同步采集。對于多路模擬信號同步采集，通常的做法是在一片ADC芯片內部集成多個ADC核，每個ADC核有自己的模擬輸入端口，共用同一個米樣輸入時鐘。由于同一個芯片內的多個ADC核共用同一個米樣時鐘，可以保證多個ADC核能同步工作。在實際應該中，如果一片ADC芯片能同時采集的模擬信號路數不能滿足要求，就需要多片ADC芯片同時采集，而不同ADC芯片在工作時，由于芯片內部的差異，或者各個ADC芯片開始工作的邏輯狀態(tài)不同，不能保證采集的多路信號 同步。

發(fā)明內容
本發(fā)明為解決現有的多片ADC芯片同時采集多路模擬信號時存在的不能保證采集的多路模擬信號同步的問題，進而提供了一種多片高速ADC芯片的同步方法及裝置。為此，本發(fā)明提供了如下的技術方案一種多片高速ADC芯片的同步方法，包括將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個；將一路所述差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的?！N多片聞速ADC芯片的同步裝直,包括差分時鐘產生模塊，用于將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個；時鐘同步模塊，用于將一路所述差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。本發(fā)明通過采用與ADC芯片的采樣時鐘反相的差分時鐘作為D觸發(fā)器的數據鎖存時鐘，在ADC芯片采樣時刻點發(fā)生前半個時鐘周期鎖存ADC芯片的同步信號，這樣既可以保證多片ADC芯片的同步信號同時到達多片ADC芯片，使多片ADC芯片同時開始采集數據，又能滿足同步信號相對于ADC芯片采樣時刻點的建立時間和保持時間。


為了更清楚地說明本發(fā)明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。圖I是本發(fā)明的具體實施方式
提供的多片高速ADC芯片的同步方法的流程示意圖；圖2是本發(fā)明的具 體實施方式提供實現兩片高速ADC芯片的同步方法的電路原理示意圖；
圖3是本發(fā)明的具體實施方式
提供的兩片高速ADC芯片的同步時序信號示意圖；圖4是本發(fā)明的具體實施方式
提供的多片高速ADC芯片的同步裝置的結構示意圖。
具體實施例方式下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有作出創(chuàng)造勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本具體實施方式
提供的是一種多片高速ADC芯片的同步方法，如圖I所示，包括步驟11，將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且差分時鐘的路數比ADC芯片的數量多一個。具體的，一分若干路的差分時鐘緩沖器可采用MICREL公司生產的SY58021芯片，該芯片可以實現一路差分時鐘輸入，四路差分時鐘輸出。D觸發(fā)器可采用ON Semiconductor公司生產的NB4L52芯片，該芯片能夠通過時鐘觸發(fā)鎖存ADC的同步信號。ADC芯片可采用e2v公司的EV10AQ190A芯片，該芯片可以實現5G采樣時鐘輸入，并具有多片同步功能。在本具體實施方式
中，以對輸入的時鐘信號經過一路輸入三路輸出進行詳細說明，則ADC芯片的數量為兩個，D觸發(fā)器的數量為一個，實現兩片高速ADC芯片的同步方法的電路結構如圖2所示。步驟12，將一路差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的差分時鐘與所有作為ADC芯片的采樣時鐘的差分時鐘均是反相的。具體的，將作為D觸發(fā)器的數據鎖存時鐘的差分時鐘與所有作為ADC芯片的采樣時鐘述差分時鐘均是反相的連接方法包括將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端；將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK 端。如圖3所示，由于差分時鐘緩沖器輸出的時鐘的反相端接D觸發(fā)器的時鐘輸入端，因此在差分時鐘對的CLKN端的上升沿，鎖存同步SYNC信號，D觸發(fā)器的輸出SYNC_new的上升沿和下降沿都發(fā)生在差分時鐘對的CLKN端的上升沿(或差分時鐘對的CLK端的下降沿)。由于在ADC芯片內部采樣時鐘是輸入時鐘CLK的二分頻，且是上升沿進行數據采樣，因此SYNC_new信號的上升沿發(fā)生在采樣時刻點前一個時刻點，SYNC_new信號的下升沿發(fā)生在采樣時刻點后一個時刻點，SYNC_new信號滿足相對于采樣時刻點的建立時間和保持時間要求。如果SYNC_new到達兩片ADC的時刻相同，可以保證經過D觸發(fā)器后的同步信號同時到達ADC芯片，ADC芯片能同時開始采集信號，從而保證了兩片ADC芯片的時鐘同步。采用本具體實施方式
提供的技術方案，通過采用與ADC芯片的采樣時鐘反相的差分時鐘作為D觸發(fā)器的數據鎖存時鐘，在ADC芯片采樣時刻點發(fā)生前半個時鐘周期鎖存ADC芯片的同步信號，這樣既可以保證多片ADC芯片的同步信號同時到達多片ADC芯片，使多片ADC芯片同時開始采集數據，又能滿足同步信號相對于ADC芯片采樣時刻點的建立時間和保持時間。需要說明的是，本領域普通技術人員可以理解實現上述各方法實施例中的全部或部分步驟是可以通過程序來指令相關的硬件完成，相應的程序可以存儲于一種計算機存儲介質中。本發(fā)明的具體實施方式
還提供了一種多片高速ADC芯片的同步裝置，如圖4所示，·包括差分時鐘產生模塊41，用于將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且差分時鐘的路數比ADC芯片的數量多一個；時鐘同步模塊42，用于將一路差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的差分時鐘與所有作為ADC芯片的采樣時鐘的差分時鐘均是反相的?？蛇x的，在時鐘同步模塊42中可以包括正向連接子模塊，用于將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端；反相連接子模塊，用于將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK端。上述多片高速ADC芯片的同步裝置中包含的各模塊的處理功能的具體實現方式在之前的方法實施例中已經描述，在此不再重復描述。采用本具體實施方式
提供的技術方案，通過采用與ADC芯片的采樣時鐘反相的差分時鐘作為D觸發(fā)器的數據鎖存時鐘，在ADC芯片采樣時刻點發(fā)生前半個時鐘周期鎖存ADC芯片的同步信號，這樣既可以保證多片ADC芯片的同步信號同時到達多片ADC芯片，使多片ADC芯片同時開始采集數據，又能滿足同步信號相對于ADC芯片采樣時刻點的建立時間和保持時間。需要注意的是，上述裝置實施例中，所包括的各個模塊只是按照功能邏輯進行劃分的，但并不局限于上述的劃分，只要能夠實現相應的功能即可；另外，各功能模塊的具體名稱也只是為了便于相互區(qū)分，并不用于限制本發(fā)明的保護范圍。以上所述，僅為本發(fā)明較佳的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明實施例揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應該以權利要求的保護范圍為準。 ·
權利要求
1.一種多片高速ADC芯片的同步方法，其特征在于，包括 將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個； 將一路所述差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。
2.根據權利要求I所述的多片高速ADC芯片的同步方法，其特征在于，所述作為D觸發(fā)器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的包括 將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端； 將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK端。
3.一種多片高速ADC芯片的同步裝置，其特征在于，包括 差分時鐘產生模塊，用于將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且所述差分時鐘的路數比ADC芯片的數量多一個； 時鐘同步模塊，用于將一路所述差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路所述差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的所述差分時鐘與所有作為ADC芯片的采樣時鐘的所述差分時鐘均是反相的。
4.根據權利要求3所述的多片高速ADC芯片的同步裝置，其特征在于，在時鐘同步模塊中包括 正向連接子模塊，用于將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接ADC芯片的CLK端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接ADC芯片的CLKN端； 反相連接子模塊，用于將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLK端接D觸發(fā)器的CLKN端，將所述一分若干路的差分時鐘緩沖器輸出的差分時鐘的CLKN端接D觸發(fā)器的LCK端。
全文摘要
本發(fā)明提供了一種多片高速ADC芯片的同步方法及裝置，相應的方法包括將輸入的時鐘信號經過一分若干路的差分時鐘緩沖器，產生若干路同頻同相的差分時鐘，并且差分時鐘的路數比ADC芯片的數量多一個；將一路差分時鐘作為一片D觸發(fā)器的數據鎖存時鐘，將剩余的每一路差分時鐘分別作為一片ADC芯片的采樣時鐘，其中作為D觸發(fā)器的數據鎖存時鐘的差分時鐘與所有作為ADC芯片的采樣時鐘的差分時鐘均是反相的。本發(fā)明既可以保證多片ADC芯片的同步信號同時到達多片ADC芯片，使多片ADC芯片同時開始采集數據，又能滿足同步信號相對于ADC芯片采樣時刻點的建立時間和保持時間。
文檔編號H03M1/10GK102891681SQ20121035934
公開日2013年1月23日 申請日期2012年9月24日 優(yōu)先權日2012年9月24日
發(fā)明者房東旭, 金宏志, 韓連印 申請人:北京華力創(chuàng)通科技股份有限公司