具有突波消除的集成式鎖相與倍增延遲鎖定環(huán)路的制作方法
【專利摘要】本發(fā)明涉及一種相位延遲元件(420)，其耦合到多路復(fù)用器MUX(410)的輸出及所述多路復(fù)用器的第一輸入(466)。參考時(shí)鐘線REF耦合到所述多路復(fù)用器的第二輸入(406)。選擇器(405)耦合到所述多路復(fù)用器的選擇器輸入。信號(hào)除法器元件(450)耦合到所述相位延遲元件的輸出?？勺冄舆t控制器(455)具有耦合到所述相位延遲電路(420)的VCOP輸出(465)及所述除法器(450)的輸出FBCLK_PREV的第一輸入。集成式相位檢測(cè)器與電荷泵元件(430)耦合到所述可變延遲控制器(455)的輸出、所述選擇器(405)以及所述除法器元件(450)的第一及第二輸出。電容器(440)耦合到所述相位檢測(cè)器與電荷泵元件(430)的輸出及所述相位延遲元件(420)的控制器輸入。
【專利說(shuō)明】具有突波消除的集成式鎖相與倍增延遲鎖定環(huán)路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一股來(lái)說(shuō)針對(duì)于一種延遲鎖定環(huán)路，且更具體來(lái)說(shuō)，涉及一種具有突波消除的延遲鎖定環(huán)路。
【背景技術(shù)】
[0002]圖1圖解說(shuō)明現(xiàn)有技術(shù)倍增延遲鎖定環(huán)路(MDLL) 100。在DLL100中，參考時(shí)鐘線101及反饋線103分別耦合到多路復(fù)用器(MUX) 110的第一及第二輸入中。MUXllO的輸出信號(hào)由選擇器線105選擇。MUXllO的輸出線耦合到具有串聯(lián)耦合相位延遲元件122、124及126的延遲電路120中。
[0003]延遲電路120的輸出為DLL0UT160。DLL0UT160耦合到除法器電路(除以M) 150中。除法器電路150的輸出耦合到相位檢測(cè)器/電荷泵130的第一輸入中。參考時(shí)鐘線101還耦合到相位檢測(cè)器/電荷泵130的第二輸入中。相位檢測(cè)器/電荷泵130的輸出耦合到電容器140的陰極，電容器140的陽(yáng)極耦合到接地。電容器140的陰極耦合到延遲元件160的信號(hào)輸入。延遲電路160的延遲與跨越電容器140測(cè)量的電壓成比例。
[0004]一股來(lái)說(shuō)，MDLL100可用于通過(guò)采用除法器電路150來(lái)倍增參考源(即，參考時(shí)鐘線101上的時(shí)鐘信號(hào))的頻率。
[0005]MDLL勝過(guò)“鎖相環(huán)路”(PLL)電路的主要優(yōu)點(diǎn)為，在MDLL100內(nèi)不對(duì)與“壓控振蕩器”相關(guān)聯(lián)的噪聲進(jìn)行積分，且因此發(fā)生較低的“均方根”(RMS)抖動(dòng)。
[0006]然而，MDLL100的缺點(diǎn)為，“靜態(tài)相位偏移”抖動(dòng)通常高于PLL?！办o態(tài)相位偏移”一股可被界定為輸入時(shí)鐘信號(hào)(例如參考時(shí)鐘線101上的輸入時(shí)鐘信號(hào))的相位與DLL0UT160的對(duì)應(yīng)相位之間的平均時(shí)間差。此靜態(tài)相位偏移抖動(dòng)可接著在MDLL100的輸出處導(dǎo)致不合意的諧波，即，突波。
[0007]在現(xiàn)有技術(shù)中已采取針對(duì)減少“靜態(tài)相位偏移”抖動(dòng)的各種方法。一種方法為MDLL200的方法，例如在“具有_70dBc參考突波的01.8um CMOS中的基于DLL的可編程時(shí)鐘倍增器(A DLL-Based Programmable Clock Multiplier inOl.8um CMOS with_70dBcReference Spur) ” (P.C.毛利克(P.C.Maulik)等人，IEEE JSSC，第 42 卷，第 I 期，2007 年8月)所描述。
[0008]在現(xiàn)有技術(shù)MDLL200中，取樣與保持相位檢測(cè)器260采用取樣來(lái)幫助減少REF與FB路徑之間的靜態(tài)相位偏移。
[0009]而且，MDLL200采用自動(dòng)歸零跨導(dǎo)放大器270而非電荷泵。
[0010]而且，環(huán)路濾波器280耦合到自動(dòng)歸零跨導(dǎo)放大器270(而非電荷泵)的輸出。取樣與保持相位檢測(cè)器260用于測(cè)量參考時(shí)鐘與反饋時(shí)鐘之間的極小相位誤差。自動(dòng)歸零跨導(dǎo)放大器270用于進(jìn)一步減少由于簡(jiǎn)單單端放大器中的輸入偏移而引入的靜態(tài)相位偏移。然而，以上技術(shù)的主要缺點(diǎn)為由于取樣與保持及自動(dòng)歸零跨導(dǎo)放大器電路所致的額外復(fù)雜性及功率耗散。
[0011]圖3圖解說(shuō)明嘗試解決突波噪聲的問(wèn)題的替代現(xiàn)有技術(shù)MDLL300。此MDLL300論述于頒予阿里(Ali)等人的第2011/0109356A1號(hào)美國(guó)公開(kāi)案“用于倍增延遲鎖定環(huán)路的孔徑產(chǎn)生電路(Aperture Generating Circuit for a Multiplying Delay-Locked Loop)，，中。MDLL300使用相位內(nèi)插器來(lái)調(diào)整選擇信號(hào)孔徑以減少參考突波抖動(dòng)。此方法的主要缺點(diǎn)為與使用內(nèi)插器產(chǎn)生多個(gè)相位及用以挑選正確相位的額外邏輯相關(guān)聯(lián)的復(fù)雜性及功率耗散。
[0012]因此，此項(xiàng)技術(shù)中需要解決與先前方法相關(guān)聯(lián)的問(wèn)題中的至少一些問(wèn)題。

【發(fā)明內(nèi)容】

[0013]第一方面提供:多路復(fù)用器；相位延遲元件，其耦合到所述多路復(fù)用器的輸出及所述多路復(fù)用器的第一輸入；參考時(shí)鐘線，其耦合到所述多路復(fù)用器的第二輸入；選擇器，其耦合到所述多路復(fù)用器的選擇器輸入；信號(hào)除法器元件，其耦合到所述相位延遲元件的輸出；可變延遲控制器，其耦合到:a)所述可變延遲控制器的輸出；b)可變?cè)闹辽僖粋€(gè)輸出。集成式相位檢測(cè)器與電荷泵元件(PDCHP)耦合到至少:a)所述可變延遲控制器的輸出山)所述選擇器；c)及所述除法器元件的第一及第二輸出。電容器耦合到所述I3DCHP的輸出，其中所述電容器也耦合到所述相位延遲元件的控制器輸入。
[0014]第二方面提供一種設(shè)備，其包括:多路復(fù)用器，其具有第一輸入及第二輸入，其中所述第一輸入耦合到時(shí)鐘參考線；相位延遲電路，其耦合到所述多路復(fù)用器的輸出，其中所述相位延遲電路的輸出耦合到所述多路復(fù)用器的所述第二輸入。提供信號(hào)除法器元件，其耦合到所述相位延遲電路的所述輸出，從所述相位延遲電路的所述輸出產(chǎn)生經(jīng)劃分信號(hào)。
[0015]所述第二方面進(jìn)一步提供可變延遲控制器，其具有:a)第一輸入線，其耦合到所述信號(hào)除法器的輸出，傳達(dá)經(jīng)劃分信號(hào)；b)第二輸入線，其中所述第二輸入線將第一經(jīng)劃分信號(hào)的經(jīng)相位延遲的經(jīng)劃分信號(hào)傳達(dá)到可變除法器元件。提供選擇器，其通過(guò)選擇器線耦合到所述多路復(fù)用器，其中所述選擇器在所述多路復(fù)用器的所述第一輸入及所述第二輸入當(dāng)中進(jìn)行選擇。所述選擇器采用至少:a)所述相位延遲電路的所述輸出；b)所述經(jīng)劃分信號(hào)；c)所述經(jīng)相位延遲的經(jīng)劃分信號(hào)，以在所述多路復(fù)用器的所述第一輸入與所述第二輸入之間做出所述選擇。
[0016]所述第二方面仍進(jìn)一步采用相位比較器元件，其耦合到:a)所述可變延遲控制器的輸出山)時(shí)鐘參考時(shí)鐘線；c)所述信號(hào)除法器的輸出線，其傳達(dá)所述經(jīng)劃分信號(hào)；及(1)所述選擇器線；其中相位檢測(cè)器經(jīng)配置以產(chǎn)生如從至少這四個(gè)線(a)-(d)的信號(hào)導(dǎo)出的相位檢測(cè)器信號(hào)；及電流源，其耦合到所述相位比較器元件的至少一個(gè)輸出，且其中所述電流源由所述相位檢測(cè)器元件控制。所述相位延遲電路的相位延遲為由電流源產(chǎn)生的電流的函數(shù)。
[0017]第三方面提供一種設(shè)備，其包括:多路復(fù)用器，其具有第一輸入及第二輸入，其中所述第一輸入耦合到時(shí)鐘參考線；相位延遲電路，其耦合到所述多路復(fù)用器的輸出，其中所述相位延遲電路的輸出耦合到所述多路復(fù)用器的所述第二輸入。提供信號(hào)除法器元件，其耦合到所述相位延遲電路的所述輸出，從所述相位延遲電路的所述輸出產(chǎn)生經(jīng)劃分信號(hào)。
[0018]所述第三方面進(jìn)一步提供可變延遲控制器，其具有:a)第一輸入線，其耦合到所述信號(hào)除法器的輸出，傳達(dá)經(jīng)劃分信號(hào)；b)第二輸入線，其中所述第二輸入線將第一經(jīng)劃分信號(hào)的經(jīng)相位延遲的經(jīng)劃分信號(hào)傳達(dá)到可變延遲控制器。提供選擇器，其通過(guò)選擇器線耦合到所述多路復(fù)用器，其中所述選擇器在所述多路復(fù)用器的所述第一輸入及所述第二輸入當(dāng)中進(jìn)行選擇。所述選擇器采用至少:a)所述相位延遲電路的所述輸出；b)所述經(jīng)劃分信號(hào) '及c)所述經(jīng)相位延遲的經(jīng)劃分信號(hào)，以在所述多路復(fù)用器的所述第一輸入與所述第二輸入之間做出選擇。
[0019]所述第三方面仍進(jìn)一步采用:相位比較器元件，所述相位比較器元件耦合到:a)所述可變延遲控制器的輸出；b)時(shí)鐘參考時(shí)鐘線；c)所述信號(hào)除法器的輸出線，其傳達(dá)所述經(jīng)劃分信號(hào)；及(1)所述選擇器線；其中相位檢測(cè)器經(jīng)配置以產(chǎn)生如從至少這四個(gè)線
(a)-(d)的信號(hào)導(dǎo)出的相位檢測(cè)器信號(hào)；及電流源，其耦合到相位比較器元件的至少一個(gè)輸出，且其中所述電流源由所述相位檢測(cè)器元件控制。所述相位延遲電路的相位延遲為由電流源產(chǎn)生的電流的函數(shù)。
[0020]所述第三方面仍進(jìn)一步包含:d)經(jīng)反相輸出選擇信號(hào)。相位檢測(cè)器元件耦合到:a)所述可變延遲控制器的輸出；b)時(shí)鐘參考時(shí)鐘線；c)經(jīng)劃分信號(hào)線；及d)所述選擇器線。所述選擇器電路進(jìn)一步包括:選擇器存儲(chǔ)器，其中:a)所述選擇器存儲(chǔ)器的第一輸入耦合到邏輯高；及13)所述選擇器存儲(chǔ)器的時(shí)鐘輸入耦合到信號(hào)劃分線；且對(duì)所述選擇器存儲(chǔ)器的清除是從在選擇信號(hào)線上傳達(dá)的信號(hào)導(dǎo)出的。
【專利附圖】

【附圖說(shuō)明】
[0021]圖1圖解說(shuō)明第一現(xiàn)有技術(shù)MDLL的實(shí)例；
[0022]圖2圖解說(shuō)明第二現(xiàn)有技術(shù)MDLL的實(shí)例；
[0023]圖3是第三現(xiàn)有技術(shù)MDLL的實(shí)例；
[0024]圖4A是根據(jù)本申請(qǐng)案的原理構(gòu)造的具有突波消除/減少的集成式MDLL的實(shí)例；
[0025]圖4B是圖4A的具有突波消除的MDLL內(nèi)的各種信號(hào)的圖解說(shuō)明；
[0026]圖5A更詳細(xì)地圖解說(shuō)明圖4A的可變延遲控制器的輸入及輸出；
[0027]圖5B是可變延遲控制器的更詳細(xì)圖解說(shuō)明；
[0028]圖6是圖4A的相位檢測(cè)器、電荷泵及延遲電路的更詳細(xì)圖解說(shuō)明；
[0029]圖7A是圖6的相位檢測(cè)器元件的更詳細(xì)圖解說(shuō)明；
[0030]圖7B圖解說(shuō)明圖7A的PCE的PCE驅(qū)動(dòng)器的各種輸入及輸出；
[0031]圖7C是相位控制元件的相位控制元件驅(qū)動(dòng)器的輸入及輸出的圖解說(shuō)明；
[0032]圖8A是圖4A的選擇器的輸入及輸出線的圖解說(shuō)明；
[0033]圖8B是圖4A的選擇器的更詳細(xì)圖解說(shuō)明；
[0034]圖9是圖4A的MUX410與延遲電路之間的耦合的一個(gè)實(shí)施例的圖解說(shuō)明；
[0035]圖10是通過(guò)采用可變延遲控制器及其在圖4A的MDLL的剩余部分中的支持電路實(shí)現(xiàn)的偏移消除如何減小偏移抖動(dòng)的模擬的圖解說(shuō)明；
[0036]圖1lA是從電路模擬器產(chǎn)生的與圖6中的延遲調(diào)整電路相關(guān)聯(lián)的時(shí)序圖的圖解說(shuō)明；且
[0037]圖1IB是與圖6中的延遲調(diào)整電路相關(guān)聯(lián)的時(shí)序圖的圖解說(shuō)明，其展不當(dāng)UP及DN路徑轉(zhuǎn)變時(shí)在SEL及VCOP信號(hào)的整個(gè)循環(huán)內(nèi)的關(guān)系。
【具體實(shí)施方式】
[0038]圖4A圖解說(shuō)明具有經(jīng)減少或經(jīng)消除突波的倍增延遲鎖定環(huán)路(MDLL) 400的實(shí)施例。MDLL400包含具有第一輸入及第二輸入的多路復(fù)用器(MUX)410。MUX410的第一輸入耦合到時(shí)鐘參考線406。相位延遲電路420耦合到MUX410的SEL407輸出。相位延遲電路420的輸出465PLLOUT通過(guò)反饋線466耦合到MUX410的第二輸入。
[0039]在MDLL400中，信號(hào)除法器元件450的輸入耦合到相位延遲電路420的輸出465。信號(hào)除法器元件450從相位延遲電路420的輸出465產(chǎn)生經(jīng)劃分信號(hào)。短暫地轉(zhuǎn)到圖4B，其圖解說(shuō)明由除法器450接收的輸出465( “0UTP3”)VC0P的實(shí)例。
[0040]在圖4A中，MDLL400具有可變延遲控制器455?？勺冄舆t控制器455具有:a)耦合到相位延遲電路420的VCOP輸出465的第一輸入?？勺冄舆t控制器455還具有:b)用以接收第二輸入線453的輸入，其中所述第二輸入線將也由信號(hào)除法器元件450產(chǎn)生的第一經(jīng)劃分FBCLK信號(hào)的信號(hào)FBCLK_PREV傳達(dá)到可變除法器元件。
[0041 ] 圖4B圖解說(shuō)明FBCLK信號(hào)451及FBCLK_PREV信號(hào)453的實(shí)例。在圖4B中，VC0P465與FBCLK信號(hào)451或FBCLK_PREV453之間的除法器比率為18: I。在圖4A中，可變延遲控制器455還具有經(jīng)耦合PLL模式線463，其確定MDLL400是在PLL模式還是MDLL模式中操作?？勺冄舆t控制器455進(jìn)一步具有確保PDCHP430及所述可變延遲控制器僅在MUX410選擇REF406時(shí)為作用的經(jīng)耦合啟用信號(hào)456，且還具有下文將更詳細(xì)描述的輸入經(jīng)反相選擇SELB408 信號(hào)。
[0042]在圖4A中，選擇器405通過(guò)選擇器線407耦合到多路復(fù)用器410，其中選擇器405在MUX410的第一輸入406及第二反饋輸入466當(dāng)中進(jìn)行選擇。
[0043]選擇器405采用至少:a)相位延遲電路420的跨越反饋線466傳達(dá)的VCOP輸出465，b)FBCLK_PREV經(jīng)劃分信號(hào)453，及c) FBCLK信號(hào)451，以在MUX410的第一輸入與第二輸入之間做出選擇，如下文將更詳細(xì)地描述。
[0044]在MDDL400的所圖解說(shuō)明實(shí)施例中，相位檢測(cè)器元件(PD)及電荷泵(CP)兩者集成到一個(gè)物理元件(PDCHP430)中。然而，在其它實(shí)施例中，相位比較器元件與電荷泵耦合，而不物理集成到一個(gè)物理元件中。
[0045]在MDLL400中，PDCHP430的相位比較器元件的第一輸入耦合到a)可變延遲控制器455的輸出線VC0P_DELAY457，b)PDCHP430的相位比較器的第二輸入耦合到時(shí)鐘參考時(shí)鐘線406 ；c)PDCHP430的相位比較器元件的第三輸入耦合到選擇器線407 ;且13)?00^430的相位比較器元件的第四輸入耦合到FBCLK線451。在MDLL400中，PDCHP430的相位檢測(cè)器經(jīng)配置以產(chǎn)生如從至少這四個(gè)線(a)-(d)的信號(hào)導(dǎo)出的相位檢測(cè)器信號(hào)。
[0046]在MDLL400中，PDCHP430的電流源耦合到所述I3DCHP的相位檢測(cè)器元件的至少一個(gè)輸出，其中電流源由相位檢測(cè)器元件控制，如下文將更詳細(xì)地描述。相位延遲電路420的相位延遲為由H)CHP430的電流源產(chǎn)生的電流的函數(shù)。
[0047]更具體來(lái)說(shuō)，電容元件440耦合到:Η)(?Ρ430的電荷泵的輸出；及b)相位延遲電路420的控制輸入，其中相位延遲電路420包括由電容元件440的電壓控制的串聯(lián)耦合的多個(gè)個(gè)別相位延遲元件421-423。
[0048] 一股來(lái)說(shuō)，在MDLL400中，通過(guò)使用可變延遲控制器455在MDLL400中減少或消除MDLL中的靜態(tài)偏移的問(wèn)題。在反饋環(huán)路中控制可變延遲控制器455，所述反饋環(huán)路有助于確保選擇器405的SEL信號(hào)的負(fù)邊緣從VCO輸出465的負(fù)邊緣偏移90度。此條件有助于確保減少并最小化靜態(tài)相位偏移，從而導(dǎo)致較低的參考突波。[0049]一股來(lái)說(shuō)，MDLL400將通過(guò)施加到相位延遲電路420的電壓執(zhí)行壓控相位延遲。所述電壓源自來(lái)自roCHP430的電流，所述電流又源自VC0P465的各種經(jīng)細(xì)分版本。然而，如下文將更詳細(xì)地描述，代替地，每M個(gè)循環(huán)，MDLL400就借助使用從參考時(shí)鐘406線接收的參考時(shí)鐘自身進(jìn)行重新校準(zhǔn)。此重新校準(zhǔn)MDLL400且減少抖動(dòng)，借此減少M(fèi)DLL400的諧波突波。
[0050]本申請(qǐng)案的原理依賴于SEL407信號(hào)與VC0P_DELAY457信號(hào)之間的相位關(guān)系以在處于MDLL模式中時(shí)最小化靜態(tài)偏移抖動(dòng)。所述電路還可在正常PLL模式與MDLL模式之間切換以對(duì)確定性(靜態(tài)偏移抖動(dòng))與隨機(jī)抖動(dòng)進(jìn)行折衷。選擇器405選擇參考時(shí)鐘線，借此減少相位延遲電路的輸出信號(hào)的靜態(tài)相位偏移。
[0051]在另一實(shí)施例中，在PLL模式463中，可用信號(hào)通知MDLL400不針對(duì)抖動(dòng)控制進(jìn)行更新，而是始終保持在不更新DLL模式中。鎖相環(huán)路模式線463耦合到可變延遲控制器455，且選擇器405選擇裝置的輸出類型。
[0052]圖5A更詳細(xì)地圖解說(shuō)明可變延遲控制器455的輸入及輸出?？勺冄舆t控制器455具有輸入:啟用線456、從除以M元件450接收的FBCLK_PREV線453、從相位延遲電路420接收的VC0P465、PLLM0DE463、SEL線407及SELB線408?？勺冄舆t控制器405接著采用這些各種信號(hào)并輸出VC0P_DELAY信號(hào)457，VC0P_DELAY信號(hào)457接著被傳達(dá)到圖4A的H)CHP430以控制相位延遲電路420的相位延遲。
[0053]圖5B更詳細(xì)地圖解說(shuō)明可變延遲控制器455。
[0054]在可變延遲控制器455中，第一組FET開(kāi)關(guān)510包含:a)第一 PFET開(kāi)關(guān)512的柵極，其耦合到FBCLK_PREV信號(hào)453信號(hào)的經(jīng)反相信號(hào)511 ；b)第二 PFET開(kāi)關(guān)513的柵極，其耦合到SELB408 ;及c)第三PFET開(kāi)關(guān)514，其耦合到相位延遲電路420的輸出VC0P465。第一組FET開(kāi)關(guān)510可充當(dāng)電流源。
[0055]可變延遲控制器455進(jìn)一步包括:第二組FET開(kāi)關(guān)520，其包含:a)第一 NFET開(kāi)關(guān)522，其耦合到相位延遲電路420的輸出VC0P465 ；b)第二 NFET開(kāi)關(guān)523，其耦合到選擇器信號(hào)線407 ;及c)第三NFET524開(kāi)關(guān)，其耦合到FBCLK_PREV453的輸出。第二組FET開(kāi)關(guān)520可充當(dāng)電流吸收器。
[0056]第一組FET開(kāi)關(guān)510及第二組FET開(kāi)關(guān)520在VTUNE節(jié)點(diǎn)525處耦合在一起，更具體來(lái)說(shuō)，第三PFET514的源極耦合到第一 NFET522的漏極。第一組FET開(kāi)關(guān)510及第二組FET開(kāi)關(guān)520中的每一 FET從VDDA到VSSA彼此源極到漏極地耦合。
[0057]在圖5B的可變延遲控制器455中，在“或”邏輯532中對(duì)啟用線456與PLLM0DE線463 一起進(jìn)行“或”運(yùn)算?！盎颉边壿?32的輸出耦合到停用NFET536。停用NFET536具有耦合到VTUNE節(jié)點(diǎn)525的漏極及耦合到VSSA的源極。
[0058]耦合到VTUNE節(jié)點(diǎn)525的是電容器549的陰極，電容器549的陽(yáng)極耦合到VSSA。電容器549的陰極接著耦合到PFET550的柵極，其充當(dāng)可變電阻器，如下文將解釋。耦合到PFET550的源極的是緩沖電路560，且緩沖電路560的輸入為VC0P465，且緩沖電路560的輸出為 VC0P_DELAY457。
[0059]可變延遲控制器455可如下工作。VC0P465在緩沖器560處接收，且在通過(guò)緩沖器560的延遲之后作為VC0_DELAY457輸出。通過(guò)緩沖器560的延遲與跨越緩沖器560的每一個(gè)別FET的漏極到源極的電壓成比例?？缭骄彌_器560的每一個(gè)別FET的漏極到源極的電壓與NFET550的等效電阻成比例地增加或減小，因?yàn)镹FET550的漏極耦合到VDDA且緩沖器560的底部FET的源極耦合到VSSA。
[0060]NFET550的等效電阻又由其柵極電壓驅(qū)動(dòng)，所述柵極電壓與在節(jié)點(diǎn)VTUNE549處實(shí)質(zhì)上相同。在節(jié)點(diǎn)VTUNE469處的電壓(如在電容器549的陰極處所接收)由第一組FET開(kāi)關(guān)510 (電流源)及第二組FET開(kāi)關(guān)520 (電流吸收器)驅(qū)動(dòng)。
[0061]如果所有第一組FET開(kāi)關(guān)510閉合，那么可變延遲控制器455的延遲增加，且其中如果所有第二組FET開(kāi)關(guān)520閉合，那么可變延遲控制器455的延遲減小。
[0062]這是因?yàn)槿绻械谝唤MFET開(kāi)關(guān)510閉合，那么此將電容器549充電，這增加其電壓，此增加到PFET550的柵極電壓，這減小緩沖電路560的FETS上的源極到漏極電壓。此增加信號(hào)從輸入465到輸出467的傳播時(shí)間。
[0063]然而，如果所有第二組FET開(kāi)關(guān)520均閉合，那么此將電容器549放電，此減小其電壓，此減小PFET550的柵極電壓，此增加緩沖電路560上的源極到漏極電壓。此又減小信號(hào)從輸入465到輸出457的傳播時(shí)間。
[0064]在可變延遲控制器455中，第一組FET開(kāi)關(guān)510或第二組FET開(kāi)關(guān)520的所有三個(gè)FET開(kāi)關(guān)必須閉合以將VTUNE節(jié)點(diǎn)525充電或放電。此外，在第一組FET開(kāi)關(guān)510中的FET開(kāi)關(guān)為PFET且第二組FET開(kāi)關(guān)520中的FET開(kāi)關(guān)為NFTS時(shí)，其將不同時(shí)接通，因?yàn)槠鋬烧咴诘谌齈FET開(kāi)關(guān)514及第一 NFET開(kāi)關(guān)522兩者的柵極上均接收到VC0P465。
[0065]VCOP信號(hào)465經(jīng)延遲使得VCOP的下降邊緣與SEL高脈沖的中心對(duì)準(zhǔn)。此有助于保證UP及DN電流接通達(dá)相同時(shí)間且達(dá)到穩(wěn)定操作點(diǎn)，從而最小化靜態(tài)偏移。此將進(jìn)一步圖解說(shuō)明于圖1lA及IlB中。
[0066]圖6更詳細(xì)地圖解說(shuō)明耦合到相位延遲電路420的H)CHP430。PDCHP430包括相位比較器元件(PCE)693及經(jīng)耦合相位檢測(cè)器電流源(PDCS)695。作為輸入耦合到相位比較器元件693的是FBCLK線451、REF時(shí)鐘線406、VC0P_DELAY457及選擇線407。
[0067]電荷增加線631將PCE693耦合到增加電流源698，且電荷減小線632將PCE693耦合到減小電流源(電流汲取)699。這些電流源698、699接著經(jīng)由線431耦合到電容器440。具有根據(jù)由PCCS695供應(yīng)或吸收的電流的可變電壓的電容器440還耦合到相位延遲電路420的控制輸入。在跨越電容器430的電壓改變時(shí)，此改變施加到相位延遲電路420的控制輸入的電壓。這又影響相位延遲電路420對(duì)從MUX410接收的信號(hào)的相位延遲。
[0068]圖7A更詳細(xì)地圖解說(shuō)明圖6的PCE693的一方面。接收為SEL407信號(hào)的補(bǔ)數(shù)的SELB408信號(hào)作為PCE693的MUX PCE701的第一輸入。接收啟用信號(hào)線456作為MUX PCE701的第二輸入。PLLM0DE463由MUX PCE701用作輸入選擇信號(hào)。接著傳達(dá)MUX PCE701的選定輸出作為SELB_ENB703線信號(hào)。
[0069]在MUX PCE701中，如果PLLM0DE463在DLL上(即，等于O)，那么傳達(dá)SELB作為SELB_ENB703。然而，如果PLLM0DE在PLL上(S卩，等于I)，那么傳達(dá)ENB456信號(hào)。如果ENB456接通且PLLM0DE等于I，那么MDLL400作為PLL操作。然而，如果ENB465關(guān)斷且PLLM0DE等于I，那么停用PLL。
[0070]圖7B圖解說(shuō)明PCE693的PCE驅(qū)動(dòng)器799的各種輸入及輸出。PCE驅(qū)動(dòng)器799從MUX PCE701接收SELB_ENB703以在參考時(shí)鐘線信號(hào)406及VC0P_DELAY線457當(dāng)中進(jìn)行挑選。作為輸出，PCE驅(qū)動(dòng)器799具有到電流源698的第一驅(qū)動(dòng)器線631及到電流吸收器699的第二驅(qū)動(dòng)器線632。
[0071]圖7C更詳細(xì)地圖解說(shuō)明PCE驅(qū)動(dòng)器799。接收REF時(shí)鐘線406及VC0P_DELAY線457以各自分別作為存儲(chǔ)器元件、第一 D觸發(fā)器701及第二 D觸發(fā)器705處的輸入。靜態(tài)高信號(hào)源713耦合到D觸發(fā)器701及705數(shù)據(jù)輸入中。SEL_ENB703在延遲級(jí)704之后耦合到D觸發(fā)器701、705的清除輸入中。
[0072]一股來(lái)說(shuō)，PCE驅(qū)動(dòng)器799可如下工作。在MDLL模式中，每第M個(gè)VC0P465循環(huán)(即，VC0P_DELAY信號(hào)(基于SELB信號(hào)))就對(duì)電荷增加線631及電荷減小線632上的輸出進(jìn)行復(fù)位。更具體來(lái)說(shuō)，在SEL_ENB通過(guò)延遲電路704的延遲之后，既將時(shí)鐘406信號(hào)的傳達(dá)清除/復(fù)位到零，又將除以M元件輸出線信號(hào)457復(fù)位到零，借此減少偏移抖動(dòng)。
[0073]406上的上升邊緣將輸出631設(shè)定為高。然而，此僅在703為低(SEL為高)時(shí)發(fā)生。類似地，當(dāng)457變高時(shí)，705的輸出(信號(hào)632)變高，前提是703為低。一旦631及632兩者均為高，便在由于704所致的延遲之后清除觸發(fā)器701及705。631及632為高的持續(xù)時(shí)間確定406與457之間的相位誤差。增加電流源698及減小電流源699接通達(dá)那些持續(xù)時(shí)間且將節(jié)點(diǎn)431充電或放電。在平衡下，631及632為高的持續(xù)時(shí)間變得相等，且406與457之間的相位誤差被最小化，從而導(dǎo)致相位鎖定。
[0074]圖8A圖解說(shuō)明具有輸入及輸出的選擇器405的實(shí)施例。選擇器805將以下各項(xiàng)輸入到其中:a)FBCLK_PREV 線信號(hào) 453，b) PLLM0DE 線 463，c) FBCLK 線 451，及 d) VCOP 輸出線465。根據(jù)這些信號(hào)(a)-(d)，選擇器405在SEL407線上輸出選擇值SEL且在SELB408線上輸出經(jīng)反相選擇值SELB。
[0075]圖8B更詳細(xì)地揭示選擇器805。
[0076]VCOP信號(hào)線465耦合到NAND803的第一輸入且SEL值通過(guò)選擇器反饋線耦合到NAND803的第二輸入。PLLM0DE線463耦合到AND805的第一輸入。NAND803的輸出耦合到AND805的第二輸入。AND805的輸出耦合到D觸發(fā)器850的經(jīng)反相清除輸入中。
[0077]FBCLK線451耦合到D觸發(fā)器850的時(shí)鐘中。高信號(hào)源810耦合到D觸發(fā)器850的信號(hào)輸入中。
[0078]FBCLK_PREV 線 453 的 FBBCLK_PREV 信號(hào)耦合到 NAND853 的第一輸入及 AND856 的第一輸入中。D觸發(fā)器850的輸出耦合到NAND853及AND856中。AND856的輸出為SEL407，且NAND853的輸出為SELB408。
[0079]FBCLK線451上的經(jīng)劃分時(shí)鐘信號(hào)FBCLK每第M個(gè)循環(huán)就在Q上產(chǎn)生高輸出。因此，由于一旦SEL407及PLL0UT465為高就激活CLRZ信號(hào)，SEL信號(hào)每第M個(gè)循環(huán)就被激活且在一個(gè)VCO時(shí)鐘循環(huán)之后被去激活。
[0080]圖9圖解說(shuō)明MUX410與延遲電路420之間的耦合。MUX410由SEL407選擇。MUX410具有延遲電路420或參考時(shí)鐘406作為輸入。
[0081]圖10圖解說(shuō)明通過(guò)采用可變延遲控制器455及其在MDLL400的剩余部分中的支持電路實(shí)現(xiàn)的偏移消除如何減小偏移抖動(dòng)的模擬(ps為picosecond (微微秒))。當(dāng)跨越所有過(guò)程/電壓/溫度(PVT)拐角嚙合偏移消除電路時(shí)，觀察到顯著的抖動(dòng)減少。
[0082]圖1lA圖解說(shuō)明從電路模擬獲得的時(shí)序圖，其展示VCOP(頂部)與SEL(底部信號(hào))之間的關(guān)系。為了使靜態(tài)相位誤差最小化，VCOP的下降邊緣經(jīng)延遲使得其在SEL高脈沖的中心處下降。[0083]圖1IB是與圖6中的延遲調(diào)整電路相關(guān)聯(lián)的另一時(shí)序圖的圖解說(shuō)明，其展不在SEL及VCOP信號(hào)的整個(gè)循環(huán)內(nèi)的關(guān)系，只不過(guò)其展示整個(gè)SEL信號(hào)高脈沖及其中UP及DN電流為作用的區(qū)。
[0084]本申請(qǐng)案所涉及領(lǐng)域的技術(shù)人員將了解，在所主張發(fā)明的范圍內(nèi)，可對(duì)所描述的實(shí)例性實(shí)施例做出修改且許多其它實(shí)施例也為可能的。
【權(quán)利要求】
1.一種設(shè)備，其包括: 多路復(fù)用器； 相位延遲元件，其耦合到所述多路復(fù)用器的輸出及所述多路復(fù)用器的第一輸入； 參考時(shí)鐘線，其耦合到所述多路復(fù)用器的第二輸入； 選擇器，其耦合到所述多路復(fù)用器的選擇器輸入； 信號(hào)除法器元件，其耦合到所述相位延遲元件的輸出； 可變延遲控制器，其耦合到 a)所述可變延遲控制器的輸出； b)可變?cè)闹辽僖粋€(gè)輸出； 集成式相位檢測(cè)器與電荷泵元件rocHP，其耦合到至少: a)所述可變延遲控制器 的輸出； b)所述選擇器'及 c)所述除法器元件的第一及第二輸出'及 電容器，其耦合到所述I3DCHP的輸出，其中所述電容器也耦合到所述相位延遲元件的控制器輸入。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中相位延遲電路包括各自由電容元件的電壓控制的串聯(lián)耦合的多個(gè)相位延遲元件。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中選擇器電路進(jìn)一步包括: 選擇器存儲(chǔ)器，其中: a)所述選擇器存儲(chǔ)器的第一輸入耦合到邏輯高；且 b)所述選擇器存儲(chǔ)器的時(shí)鐘輸入耦合到信號(hào)劃分線；且對(duì)所述選擇器存儲(chǔ)器的清除是從在選擇信號(hào)線上傳達(dá)的信號(hào)導(dǎo)出的。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述選擇器的輸出與所述可變延遲控制器的所述輸出組合以產(chǎn)生所述選擇線的選擇信號(hào)。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包括: 電流源，其耦合到相位比較器元件的至少一個(gè)輸出，且其中所述電流源由相位檢測(cè)器兀件控制；且 其中所述相位延遲電路的相位延遲為由電流源產(chǎn)生的電流的函數(shù)。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其進(jìn)一步包括耦合到所述可變延遲控制器的鎖相環(huán)路模式線及選擇裝置的鎖相輸出的所述選擇器。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述選擇器選擇所述參考時(shí)鐘線，借此減少所述相位延遲電路的輸出信號(hào)的靜態(tài)相位偏移。
8.—種設(shè)備,其包括: 多路復(fù)用器，其具有第一輸入及第二輸入，其中所述第一輸入稱合到時(shí)鐘參考線；相位延遲電路，其耦合到所述多路復(fù)用器的輸出，其中所述相位延遲電路的輸出耦合到所述多路復(fù)用器的所述第二輸入； 信號(hào)除法器元件，其耦合到所述相位延遲電路的所述輸出，從所述相位延遲電路的所述輸出產(chǎn)生經(jīng)劃分信號(hào)， 可變延遲控制器，其具有:a)第一輸入線，其耦合到所述信號(hào)除法器的輸出，傳達(dá)經(jīng)劃分信號(hào)；及 b)第二輸入線，其中所述第二輸入線將所述第一經(jīng)劃分信號(hào)的經(jīng)相位延遲的經(jīng)劃分信號(hào)傳達(dá)到可變除法器元件； 選擇器，其通過(guò)選擇器線耦合到所述多路復(fù)用器，其中所述選擇器在所述多路復(fù)用器的所述第一輸入及所述第二輸入當(dāng)中進(jìn)行選擇，其中所述選擇器采用至少: a)所述相位延遲電路的所述輸出； b)所述經(jīng)劃分信號(hào)； c)所述經(jīng)相位延遲的經(jīng)劃分信號(hào)； 以在所述多路復(fù)用器的所述第一輸入與所述第二輸入之間做出所述選擇；相位比較器元件，其耦合到: a)所述可變延遲控制器的輸出； b)時(shí)鐘參考時(shí)鐘線； c)所述信號(hào)除法器的輸出線，其傳達(dá)所述經(jīng)劃分信號(hào)；及 d)所述選擇器線； 其中相位檢測(cè)器經(jīng)配置以產(chǎn)生如從至少這四個(gè)線(a)-(d)的信號(hào)導(dǎo)出的相位檢測(cè)器信號(hào)，及 電流源，其耦合到所述相位比較器元件的至少一個(gè)輸出，且其中所述電流源由相位檢測(cè)器元件控制； 其中所述相位延遲電路的相位延遲為由電流源產(chǎn)生的電流的函數(shù)。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其進(jìn)一步包括:電容元件，其耦合到: a)所述相位比較器元件的輸出'及 b)所述相位延遲電路的控制輸入， 其中所述相位延遲電路包括由所述電容元件的電壓控制的串聯(lián)耦合的多個(gè)相位延遲元件。
10.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述選擇器選擇所述參考時(shí)鐘線，借此減少所述相位延遲電路的輸出信號(hào)的靜態(tài)相位偏移。
11.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述可變延遲控制器包括: 第一組FET開(kāi)關(guān)，其包含: a)第一PFET開(kāi)關(guān)，其耦合到所述經(jīng)相位延遲的經(jīng)劃分信號(hào)的經(jīng)反相信號(hào)； b)第二PFET開(kāi)關(guān)，其耦合到所述選擇器線的經(jīng)反相信號(hào)；及 c)第三PFET開(kāi)關(guān)，其耦合到所述相位延遲電路的所述輸出。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述可變延遲控制器進(jìn)一步包括: 第二組FET開(kāi)關(guān)，其包含: a)第一NFET開(kāi)關(guān)，其耦合到所述經(jīng)相位延遲的經(jīng)劃分信號(hào)的經(jīng)反相信號(hào)； b)第二NFET開(kāi)關(guān)，其耦合到所述選擇器線的經(jīng)反相信號(hào) '及 c)第三NFET開(kāi)關(guān)，其耦合到所述相位延遲電路的所述輸出。
13.根據(jù)權(quán)利要求12所述的設(shè)備，其中如果所有所述第一組FET開(kāi)關(guān)閉合，那么所述延遲元件的延遲增加，且其中如果所有所述第二組FET開(kāi)關(guān)閉合，那么所述延遲元件的所述延遲減小。
14.一種設(shè)備,其包括: 多路復(fù)用器，其具有第一輸入及第二輸入，其中所述第一輸入稱合到時(shí)鐘參考線； 相位延遲電路，其耦合到所述多路復(fù)用器的輸出，其中所述相位延遲電路的輸出耦合到所述多路復(fù)用器的所述第二輸入； 信號(hào)除法器元件，其耦合到所述相位延遲電路的所述輸出，從所述相位延遲電路的所述輸出產(chǎn)生經(jīng)劃分信號(hào)， 可變延遲控制器，其具有: a)第一輸入，其耦合到所述信號(hào)除法器的輸出，傳達(dá)經(jīng)劃分信號(hào)；及 b)第二輸入線，其中所述第二輸入線將所述第一經(jīng)劃分信號(hào)的經(jīng)相位延遲的經(jīng)劃分信號(hào)傳達(dá)到可變除法器元件； 選擇器，其通過(guò)選擇器線耦合到所述多路復(fù)用器，其中所述選擇器在所述多路復(fù)用器的所述第一輸入及所述第二輸入當(dāng)中進(jìn)行選擇，其中所述選擇器采用至少: a)所述相位延遲電路的所述輸出； b)所述經(jīng)劃分信號(hào)； c)所述經(jīng)相位延遲的經(jīng)劃分信號(hào)； 以做出對(duì)所述多路復(fù)用器的所述輸入的所述選擇；且 其中所述多路復(fù)用器的經(jīng)反相選擇器線稱合到相位檢測(cè)器元件，所述相位檢測(cè)器元件耦合到: a)所述可變延遲控制器的輸出； b)時(shí)鐘參考時(shí)鐘線； c)所述信號(hào)除法器的輸出線；及 d)所述選擇器線； 其中所述相位檢測(cè)器經(jīng)配置以產(chǎn)生如從至少這四個(gè)線(a)-(d)的信號(hào)導(dǎo)出的相位檢測(cè)器信號(hào)， 電流源，其耦合到相位比較器元件的至少一個(gè)輸出，且其中所述電流源由所述相位檢測(cè)器元件控制；且 其中所述相位延遲電路的相位延遲為由電流源產(chǎn)生的電流的函數(shù)；且 其中所述相位檢測(cè)器元件進(jìn)一步包括: 第一存儲(chǔ)器元件的輸入，其耦合到所述參考時(shí)鐘線，所述第一存儲(chǔ)器元件的輸出耦合到所述電流源 第二存儲(chǔ)器元件的輸入，其耦合到可變延遲輸出線；所述第二存儲(chǔ)器元件的輸出耦合到所述電流源的電流吸收器； 且其中兩個(gè)存儲(chǔ)器元件均可由經(jīng)耦合選擇器電路復(fù)位。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其進(jìn)一步包括:電容元件，其耦合到: a)所述相位比較器元件的輸出；及 b)所述相位延遲電路的控制輸入， 其中所述相位延遲電路包括由所述電容元件的電壓控制的串聯(lián)耦合的多個(gè)相位延遲元件。
16.根據(jù)權(quán)利要求15所述的系統(tǒng)，其進(jìn)一步包括其中所述第一存儲(chǔ)器元件及所述第二存儲(chǔ)器元件為D觸發(fā)器。
17.根據(jù)權(quán)利要求16所述的系統(tǒng)，其進(jìn)一步包括耦合到所述第一及第二存儲(chǔ)器元件兩者中的復(fù)位端的延遲元件。
18.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中所述相位檢測(cè)器進(jìn)一步包含: 相位檢測(cè)器多路復(fù)用器，其中: a)所述相位檢測(cè)器多路復(fù)用器的第一輸入通過(guò)經(jīng)反相選擇器線耦合到所述選擇器；及 b)所述相位檢測(cè)器多路復(fù)用器的第二輸入耦合到啟用線。
19.根據(jù)權(quán)利要求18所述的系統(tǒng)，其進(jìn)一步包括相位檢測(cè)器驅(qū)動(dòng)器，其中所述相位檢測(cè)器驅(qū)動(dòng)器耦合到所述相位檢測(cè)器多路復(fù)用器的輸出，且其中所述相位檢測(cè)器驅(qū)動(dòng)器驅(qū)動(dòng)所述電流源。
20.根據(jù)權(quán)利要求18所述的系統(tǒng)，其中所述選擇器選擇所述參考時(shí)鐘線，借此減少所述相位延遲電路的輸出信號(hào)的靜態(tài)相位偏移。
【文檔編號(hào)】H03L7/089GK103931103SQ201280055458
【公開(kāi)日】2014年7月16日 申請(qǐng)日期:2012年11月19日 優(yōu)先權(quán)日:2011年11月18日
【發(fā)明者】斯里達(dá)爾·拉馬斯瓦米 申請(qǐng)人:德州儀器公司