專(zhuān)利名稱(chēng)：一種逐次逼近型模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種模數(shù)轉(zhuǎn)換器，特別是逐次逼近型模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
圖1顯示了一個(gè)傳統(tǒng)的逐次逼近型模數(shù)轉(zhuǎn)換器，它包括數(shù)模轉(zhuǎn)換器100，比較器105，以及逐次逼近邏輯電路110。其中，逐次逼近邏輯電路110由移位寄存器120和數(shù)據(jù)寄存器115組成。移位寄存器120是一個(gè)由若干移位寄存單元140-f 140-n組成的陣列，每個(gè)移位寄存單元都具有一個(gè)數(shù)據(jù)輸入端D，一個(gè)輸出端Q，一個(gè)時(shí)鐘輸入端Ck ;其中，任一移位寄存單元140-1的數(shù)據(jù)輸入端都耦合到上一級(jí)140-(1-l)的輸出端，第一個(gè)移動(dòng)寄存單元的數(shù)據(jù)輸入端耦合到所述移位寄存器的輸入端121，每個(gè)移位寄存單元的時(shí)鐘輸入端耦合到所述移位寄存器的時(shí)鐘輸入端136。第i個(gè)移位寄存單元140-1的輸出端耦合到移位寄存器120的第i個(gè)輸出端122-1。數(shù)據(jù)寄存器115包含一個(gè)由數(shù)據(jù)寄存單元145-f 145-n組成的陣列，數(shù)據(jù)寄存單元145-1具有數(shù)據(jù)輸入端D，輸出端Q。數(shù)據(jù)寄存單元145-1的數(shù)據(jù)輸入端D耦合到比較器105的輸出107，它的輸出端Q耦合到數(shù)模轉(zhuǎn)換器100的第i位輸入231-1。比較器105用來(lái)比較輸入信號(hào)101與數(shù)模轉(zhuǎn)換器的輸出102。比較器105的工作時(shí)鐘131由時(shí)鐘源130提供，比較器在工作時(shí)鐘的邏輯電平發(fā)生跳變的時(shí)候工作。邏輯門(mén)135用來(lái)檢測(cè)比較器的比較是否完成，在圖1的這種實(shí)現(xiàn)電路中，邏輯門(mén)135實(shí)際上是或門(mén)。比較器復(fù)位的時(shí)候，其兩個(gè)輸出106、107均為邏輯0，135的輸出136為邏輯0，比較器105在時(shí)鐘源輸出131的邏輯電平發(fā)生跳變時(shí)工作，106、107中的一個(gè)由邏輯O跳變?yōu)?，使得邏輯門(mén)135的輸出136由邏輯O跳變到邏輯1，觸發(fā)移位寄存器120。如果在136跳變以前，移位寄存器的第i_l位輸出122- (1-Ι)為高，第i位輸出122-1為低，那么在136跳變以后，移位寄存器的第i位輸出122-1也由低變?yōu)楦?。然后，第i個(gè)數(shù)據(jù)寄存單元145-1被觸發(fā)，使得其輸出231-1捕捉比較器的輸出107的值。由于231同時(shí)也是數(shù)模轉(zhuǎn)換器100的輸入，在信號(hào)231-1發(fā)生變化的時(shí)候，數(shù)模轉(zhuǎn)換器100的輸出102相應(yīng)的改變，輸入到比較器105，等待時(shí)鐘131的下一次跳變。這個(gè)過(guò)程一直進(jìn)行下去，移位寄存器120的η位輸出依次跳變?yōu)楦?，?shù)據(jù)寄存器115里面的數(shù)據(jù)寄存單元145依次被觸發(fā)，存儲(chǔ)比較器的比較結(jié)果，直到所有的數(shù)據(jù)寄存單元用完。此時(shí)數(shù)據(jù)寄存器115的η位輸出231-f 231-η就是該逐次逼近型模數(shù)轉(zhuǎn)換器的輸出。在圖1所示的一種實(shí)現(xiàn)方案中，移位寄存單元140和數(shù)據(jù)寄存單元145均為常見(jiàn)的D觸發(fā)器。它有多種實(shí)現(xiàn)形式，比如說(shuō)靜態(tài)D觸發(fā)器或者動(dòng)態(tài)D觸發(fā)器，還可以有其它的實(shí)現(xiàn)形式。該逐次逼近型模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度受限于很多因素，從比較器輸出到數(shù)模轉(zhuǎn)換器的輸入之間的邏輯延時(shí)就是其中之一。如圖2所示，該邏輯延時(shí)經(jīng)過(guò)邏輯門(mén)135，移位寄存單元140-1，數(shù)據(jù)寄存單元145-1。其中，邏輯門(mén)135(或門(mén))的延時(shí)大約在3 4個(gè)反相器延時(shí)之間，移位寄存單元和數(shù)據(jù)寄存單元的延時(shí)也大約在2 4個(gè)反相器延時(shí)之間?？偟倪? 輯延時(shí)大約在7 12個(gè)反相器延時(shí)之間，因此傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速度慢。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是:克服傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速度慢的問(wèn)題，提供一種用于模數(shù)轉(zhuǎn)換器的高速自鎖寄存器，可以大幅削減了從比較器輸出比較結(jié)果到數(shù)模轉(zhuǎn)換器動(dòng)作的延時(shí)，顯著提升模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率。本發(fā)明技術(shù)解決方案:一種用于模數(shù)轉(zhuǎn)換器的高速自鎖寄存器，一種逐次逼近型模數(shù)轉(zhuǎn)換器，包含一個(gè)數(shù)模轉(zhuǎn)換器，一個(gè)比較器，一個(gè)逐次逼近邏輯電路，一個(gè)時(shí)鐘源；所述逐次逼近控制邏輯電路包含一個(gè)移位寄存器，一個(gè)數(shù)據(jù)寄存器；所述移位寄存器具有一個(gè)輸入端，一個(gè)時(shí)鐘輸入端，若干輸出端；所述移位寄存器是一個(gè)由若干移位寄存單元組成的陣列，每個(gè)所述移位寄存單元均具有一個(gè)數(shù)據(jù)輸入端，一個(gè)輸出端，一個(gè)時(shí)鐘輸入端；每個(gè)所述移位寄存單元的數(shù)據(jù)輸入端耦合到上一級(jí)的輸出端，第一個(gè)所述移位寄存單元的數(shù)據(jù)輸入端耦合到所述移位寄存器的輸入端，每個(gè)所述移位寄存單元的時(shí)鐘輸入端耦合到所述移位寄存器的時(shí)鐘輸入端，每個(gè)所述移位寄存單元的輸出端都耦合到所述移位寄存器的若干輸出端之一；所述數(shù)據(jù)寄存器包含一個(gè)由若干數(shù)據(jù)寄存單元組成的陣列，每個(gè)所述數(shù)據(jù)寄存單兀均具有一個(gè)數(shù)據(jù)輸入端，一個(gè)輸出端；每個(gè)所述數(shù)據(jù)寄存單元的數(shù)據(jù)輸入端耦合到所述比較器的輸出端，每個(gè)所述數(shù)據(jù)寄存單元的輸出端耦合到所述數(shù)模轉(zhuǎn)換器的若干輸入之一；所述比較器比較輸入信號(hào)與數(shù)模轉(zhuǎn)換器的輸出；所述時(shí)鐘源控制所述比較器；其特點(diǎn)在于:每個(gè)所述數(shù)據(jù)寄存單元還具有第一與第二時(shí)鐘輸入端；每個(gè)所述數(shù)據(jù)寄存單元均包含第一、第二、第三、第四晶體管，第一與第二電位，一個(gè)短路電容，一個(gè)自鎖開(kāi)關(guān)，第一、第二、第三反相器；所述第一、第二、第三、第四晶體管具有柵端，源端和漏端；所述第一晶體管的源端耦合到所述數(shù)據(jù)寄存單元的第一電位；所述第一與第二晶體管的漏端經(jīng)過(guò)第一反相器后耦合到所述數(shù)據(jù)寄存單元的輸出端；所述第二晶體管的源端與第三晶體管的漏端通過(guò)所述短路電容耦合到所述數(shù)據(jù)寄存單元的第二電位；所述第三晶體管的源端耦合到所述第四晶體管的漏端；所述第四晶體管的源端耦合到所述數(shù)據(jù)寄存單元的第二電位；所述第一晶體管的柵端耦合到所述數(shù)據(jù)寄存單元的第一時(shí)鐘輸入端；所述第二晶體管的柵端耦合到所述數(shù)據(jù)寄存單元的數(shù)據(jù)輸入端；所述第三晶體管的柵端與第四晶體管的柵端可以互換，分別耦合到所述第一時(shí)鐘輸入端或者第三反相器的輸出端；所述第三反相器的輸入端耦合到所述第二時(shí)鐘輸入端；
所述數(shù)據(jù)寄存單元的輸出端通過(guò)所述第二反相器耦合到所述自鎖開(kāi)關(guān)的一端，所述自鎖開(kāi)關(guān)的另一端耦合到所述第二晶體管的源端與第三晶體管的漏端；所述自鎖開(kāi)關(guān)由所述數(shù)據(jù)寄存單元的第二時(shí)鐘輸入端控制；每個(gè)所述數(shù)據(jù)寄存單元的第一時(shí)鐘輸入端都耦合到所述移位寄存單元之一的輸出端，每個(gè)所述數(shù)據(jù)寄存單元的第二時(shí)鐘輸入端都耦合到所述移位寄存單元之一的下一級(jí)的輸出端。所述第一晶體管為P型MOS晶體管，第二、第三、第四晶體管為η型MOS晶體管。所述第一晶體管為η型MOS晶體管，第二、第三、第四晶體管為ρ型MOS晶體管。所述自鎖開(kāi)關(guān)為CMOS傳輸門(mén)。所述短路電容由MOS電容實(shí)現(xiàn)。所述移位寄存單元由D觸發(fā)器實(shí)現(xiàn)。本發(fā)明與現(xiàn)有技術(shù)具有以下有益效果:本發(fā)明針對(duì)傳統(tǒng)的逐次逼近模數(shù)轉(zhuǎn)換器，顯著縮短了從比較器的輸出到數(shù)模轉(zhuǎn)換器的輸入之間的邏輯延時(shí)，能顯著提高逐次逼近型模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度。


圖1為傳統(tǒng)的逐次逼近型模數(shù)轉(zhuǎn)換器；圖2為傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器從比較器到DAC之間的延時(shí)路徑；圖3本發(fā)明的逐次逼近型模數(shù)轉(zhuǎn)換器；圖4為本發(fā)明中數(shù)據(jù)寄存單元的數(shù)據(jù)輸入端的輸入信號(hào)上升沿來(lái)臨時(shí)刻的瞬間放電路徑；圖5為本發(fā)明中數(shù)據(jù)寄存單元的自鎖過(guò)程示意圖；圖6為從比較器輸出到數(shù)模轉(zhuǎn)換器控制端的信號(hào)路徑。
具體實(shí)施例方式如圖1-6所不,本發(fā)明的電路相對(duì)傳統(tǒng)的方案有如下幾個(gè)改動(dòng):第一是將傳統(tǒng)的數(shù)據(jù)寄存器中的D觸發(fā)器改造成了圖3里面虛線圓圈所示的動(dòng)態(tài)電路235。與傳統(tǒng)的只有一個(gè)時(shí)鐘輸入的D觸發(fā)器不同，新的動(dòng)態(tài)電路(以下稱(chēng)新的數(shù)據(jù)寄存單元)包含兩個(gè)時(shí)鐘輸入端:第一時(shí)鐘輸入端Cki和第二時(shí)鐘輸入端Cki+1，其中，Ck1-合到第i個(gè)移位寄存單元的輸出142-1，Cki+1耦合到第i+Ι個(gè)移位寄存單元的輸出142-1+l。新的數(shù)據(jù)寄存單元235包含第一晶體管300，第二晶體管330，第三晶體管320，第四晶體管325 ;短路電容315,自鎖開(kāi)關(guān)335,第一反相器305,第二反相器310,第三反相器340。第一晶體管300的源端耦合到電源(第一電位)，第一晶體管300與第二晶體管330的漏端率禹合到第一反相器305的輸入端,第一反相器的輸出I禹合到數(shù)據(jù)寄存單兀的輸出端302 ；第二晶體管330的源端與第三晶體管320的漏端通過(guò)短路電容315耦合到地(第二電位)；第三晶體管320的源端耦合到第四晶體管325的漏端；第四晶體管325的源端耦合到地(第二電位)。第一晶體管300的柵端耦合到數(shù)據(jù)寄存單元235的第一時(shí)鐘輸入端Ckitl第二晶體管的柵端耦合到數(shù)據(jù)寄存單元235的數(shù)據(jù)輸入端D。第三晶體管的柵端與第四晶體管的柵端可以互換，分別耦合到數(shù)據(jù)寄存單元235第一時(shí)鐘輸入端Cki或第二反相器的輸出端。第二反相器的輸入端為第二時(shí)鐘Cki+1。第一晶體管與第二晶體管的漏端經(jīng)過(guò)由第一與第二反相器構(gòu)成的延時(shí)模塊后，耦合到自鎖開(kāi)關(guān)335的一端，335的另一端耦合到第二晶體管的源端與第三晶體管的漏端；自鎖開(kāi)關(guān)由數(shù)據(jù)寄存單元的第二時(shí)鐘輸入端控制Kki耦合到第i個(gè)移位寄存單元的輸出142-1, Cki+1耦合到第i+Ι個(gè)移位寄存單元的輸出142- (i+1)。本發(fā)明的電路相對(duì)傳統(tǒng)的方案的第二種改動(dòng)是移位寄存器的時(shí)鐘輸入改為比較器的控制時(shí)鐘131。這樣，在比較器105輸出結(jié)果以前，移位寄存器120就已經(jīng)準(zhǔn)備就緒了。新的數(shù)據(jù)寄存單元235只有在Cki=l，Cki+1=0時(shí)才選通，也就是說(shuō)第一晶體管300斷開(kāi)，第三、第四晶體管導(dǎo)通，自鎖開(kāi)關(guān)335斷開(kāi)的狀態(tài)。該數(shù)據(jù)寄存單元235實(shí)質(zhì)上是預(yù)充電邏輯的動(dòng)態(tài)電路，只要比較器105輸出比較結(jié)果，節(jié)點(diǎn)301就能輸出其反相結(jié)果。但如果沒(méi)有短路電容315，那放電電流就要經(jīng)過(guò)三個(gè)晶體管，導(dǎo)致的延時(shí)大約為6個(gè)反相器延時(shí)，這相比起傳統(tǒng)的由D觸發(fā)器構(gòu)成的時(shí)序邏輯電路，速度上的優(yōu)勢(shì)并不明顯。加上短路電容315以后，短路電容相當(dāng)于交流短路，瞬態(tài)放電電流將通過(guò)它直接流到地，將這一級(jí)的邏輯延時(shí)縮小到了一個(gè)反相器延時(shí)，相比傳統(tǒng)的時(shí)序邏輯電路，有顯著的速度優(yōu)勢(shì)。然而，如果沒(méi)有由反相器305、310以及自鎖開(kāi)關(guān)335構(gòu)成的自鎖回路，該數(shù)據(jù)寄存單元235并不能一直保持本次的運(yùn)算結(jié)果。雖然下一次比較器輸出結(jié)果以前，Cki與Cki+1均等于1，第三第四晶體管中的一個(gè)會(huì)斷開(kāi)，避免了到地的連續(xù)放電電流，但是由于短路電容的存在，節(jié)點(diǎn)301上的電荷會(huì)與短路電容上的電荷進(jìn)行重新分配(如果第二晶體管導(dǎo)通)，導(dǎo)致該數(shù)據(jù)寄存單元235的錯(cuò)誤輸出結(jié)果。因此，本發(fā)明設(shè)計(jì)的自鎖回路，在第三或第四晶體管截止的同時(shí)，閉合自鎖開(kāi)關(guān)335，強(qiáng)制使節(jié)點(diǎn)303的邏輯電平等于節(jié)點(diǎn)301的邏輯電平，這樣，在下一個(gè)比較器的比較結(jié)果到來(lái)之后，不管第二晶體管是否導(dǎo)通，都不會(huì)改變節(jié)點(diǎn)301的邏輯電平，也就不會(huì)改變?cè)摂?shù)據(jù)寄存單元235的輸出結(jié)果。另一個(gè)隱藏的電路技巧是，在整個(gè)逐次逼近邏輯電路復(fù)位的時(shí)候，Ckl-Ckn均變?yōu)檫壿?，比較器105也復(fù)位，第一晶體管導(dǎo)通，第二晶體管截止，第三或第四晶體管截止，節(jié)點(diǎn)301被充電到邏輯高電平，而節(jié)點(diǎn)303將保留以前的邏輯電平，而不是本發(fā)明想要的邏輯低電平。只有在數(shù)據(jù)寄存單元235-1被選通，Cki=l，Cki+1=0的時(shí)刻，第三第四晶體管均導(dǎo)通，節(jié)點(diǎn)303才會(huì)被放電。所以，短路電容的大小必須經(jīng)過(guò)精心設(shè)計(jì)，以保證在比較器輸出比較結(jié)果以前，節(jié)點(diǎn)303被充分放電。由于NMOS晶體管相比PMOS晶體管，相應(yīng)速度更快，所以本發(fā)明的第一晶體管為P型MOS晶體管，第二、第三、第四晶體管為η型MOS晶體管。其實(shí)，將第一晶體管設(shè)計(jì)為η型MOS晶體管，第二、第三、第四晶體管為ρ型MOS晶體管也能實(shí)現(xiàn)類(lèi)似功能，不過(guò)性能稍差。為了使這種改動(dòng)正常工作，需要相應(yīng)的調(diào)整比較器的極性，使得其在復(fù)位狀態(tài)的輸出，能夠使得第二晶體管正常截止。本實(shí)施例中的移位寄存單元由D觸發(fā)器實(shí)現(xiàn)。本發(fā)明未詳細(xì)闡述部分屬于本領(lǐng)域公知技術(shù)。以上公開(kāi)的僅為本發(fā)明的具體實(shí)施例。根據(jù)本發(fā)明提供的技術(shù)思想，本領(lǐng)域的技術(shù)人員能思及的變化，都應(yīng)落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種逐次逼近型模數(shù)轉(zhuǎn)換器，包含一個(gè)數(shù)模轉(zhuǎn)換器，一個(gè)比較器，一個(gè)逐次逼近邏輯電路，一個(gè)時(shí)鐘源； 所述逐次逼近控制邏輯電路包含一個(gè)移位寄存器，一個(gè)數(shù)據(jù)寄存器； 所述移位寄存器具有一個(gè)輸入端，一個(gè)時(shí)鐘輸入端，若干輸出端； 所述移位寄存器是一個(gè)由若干移位寄存單元組成的陣列，每個(gè)所述移位寄存單元均具有一個(gè)數(shù)據(jù)輸入端，一個(gè)輸出端，一個(gè)時(shí)鐘輸入端； 每個(gè)所述移位寄存單元的數(shù)據(jù)輸入端耦合到上一級(jí)的輸出端，第一個(gè)所述移位寄存單元的數(shù)據(jù)輸入端耦合到所述移位寄存器的輸入端，每個(gè)所述移位寄存單元的時(shí)鐘輸入端耦合到所述移位寄存器的時(shí)鐘輸入端，每個(gè)所述移位寄存單元的輸出端都耦合到所述移位寄存器的若干輸出端之一； 所述數(shù)據(jù)寄存器包含一個(gè)由若干數(shù)據(jù)寄存單元組成的陣列，每個(gè)所述數(shù)據(jù)寄存單元均具有一個(gè)數(shù)據(jù)輸入端，一個(gè)輸出端； 每個(gè)所述數(shù)據(jù)寄存單元的數(shù)據(jù)輸入端耦合到所述比較器的輸出端，每個(gè)所述數(shù)據(jù)寄存單元的輸出端耦合到所述數(shù)模轉(zhuǎn)換器的若干輸入之一； 所述比較器比較輸入信號(hào)與數(shù)模轉(zhuǎn)換器的輸出； 所述時(shí)鐘源控制所述比較器； 其特征在于: 每個(gè)所述數(shù)據(jù)寄存單元還具有第一與第二時(shí)鐘輸入端； 每個(gè)所述數(shù)據(jù)寄存單元均包含第一、第二、第三、第四晶體管，第一與第二電位，一個(gè)短路電容，一個(gè)自鎖開(kāi)關(guān)，第一、第二、第三反相器； 所述第一、第二、第三、第四晶體管具有柵端，源端和漏端； 所述第一晶體管的源端耦合到所述數(shù)據(jù)寄存單元的第一電位； 所述第一與第二晶體管的漏端經(jīng)過(guò)第一反相器后耦合到所述數(shù)據(jù)寄存單元的輸出端; 所述第二晶體管的源端與第三晶體管的漏端通過(guò)所述短路電容耦合到所述數(shù)據(jù)寄存單元的第二電位； 所述第三晶體管的源端耦合到所述第四晶體管的漏端； 所述第四晶體管的源端耦合到所述數(shù)據(jù)寄存單元的第二電位； 所述第一晶體管的柵端耦合到所述數(shù)據(jù)寄存單元的第一時(shí)鐘輸入端； 所述第二晶體管的柵端耦合到所述數(shù)據(jù)寄存單元的數(shù)據(jù)輸入端； 所述第三晶體管的柵端與第四晶體管的柵端可以互換，分別耦合到所述第一時(shí)鐘輸入端或者第三反相器的輸出端； 所述第三反相器的輸入端耦合到所述第二時(shí)鐘輸入端； 所述數(shù)據(jù)寄存單元的輸出端通過(guò)所述第二反相器耦合到所述自鎖開(kāi)關(guān)的一端，所述自鎖開(kāi)關(guān)的另一端耦合到所述第二晶體管的源端與第三晶體管的漏端； 所述自鎖開(kāi)關(guān)由所述數(shù)據(jù)寄存單元的第二時(shí)鐘輸入端控制； 每個(gè)所述數(shù)據(jù)寄存單元的第一時(shí)鐘輸入端都耦合到所述移位寄存單元之一的輸出端，每個(gè)所述數(shù)據(jù)寄存單元的第二時(shí)鐘輸入端都耦合到所述移位寄存單元之一的下一級(jí)的輸出端。
2.根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述第一晶體管為P型MOS晶體管，第二、第三、第四晶體管為η型MOS晶體管。
3.根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述第一晶體管為η型MOS晶體管，第二、第三、第四晶體管為P型MOS晶體管。
4.根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述自鎖開(kāi)關(guān)為CMOS傳輸門(mén)。
5.根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述短路電容由MOS電容實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述移位寄存單元為D觸發(fā)器 。
全文摘要
本發(fā)明公開(kāi)了一種逐次逼近型模數(shù)轉(zhuǎn)換器，包含一個(gè)數(shù)模轉(zhuǎn)換器，一個(gè)比較器，一個(gè)逐次逼近邏輯電路，一個(gè)時(shí)鐘源；逐次逼近邏輯電路包括一個(gè)移位寄存器，一個(gè)數(shù)據(jù)寄存器。數(shù)據(jù)寄存器中的單元包含第一、第二、第三、第四晶體管，第一與第二電位，一個(gè)短路電容，一個(gè)自鎖開(kāi)關(guān)，第一、第二、第三反相器。本發(fā)明大幅削減了從比較器輸出比較結(jié)果到數(shù)模轉(zhuǎn)換器動(dòng)作的延時(shí),因此可以顯著提升模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率。
文檔編號(hào)H03M1/38GK103199864SQ201310048708
公開(kāi)日2013年7月10日 申請(qǐng)日期2013年2月7日 優(yōu)先權(quán)日2013年2月7日
發(fā)明者賀林, 呂偉, 楊家琪, 羅多納, 楊燦美, 林福江 申請(qǐng)人:中國(guó)科學(xué)技術(shù)大學(xué)