環(huán)型振蕩器電路的制作方法
【專利摘要】一種具有時鐘計數(shù)延遲線電路的環(huán)型振蕩器。延遲線電路通過設(shè)定時鐘信號的個數(shù)，用此設(shè)定的時間調(diào)整輸入信號的延遲時間。藉此，延遲線電路不須使用過多的組合邏輯門延遲單元，即可將輸入信號延遲至所需的長度，進(jìn)而將振蕩時鐘調(diào)整至所需的頻率。
【專利說明】環(huán)型振蕩器電路【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種環(huán)型振蕩器電路，且特別是有關(guān)于一種具有時鐘計數(shù)延遲線電路的數(shù)字控制環(huán)型振蕩器電路。
【背景技術(shù)】
[0002]許多電子裝置需要時鐘程序用的振蕩信號或時鐘信號，以達(dá)成裝置內(nèi)的同步。隨著電子裝置變得更為復(fù)雜，因而產(chǎn)生能夠用于低成本電子裝置內(nèi)的低成本時鐘信號產(chǎn)生裝置的需求。大部分的電子裝置使用相位鎖定回路以產(chǎn)生內(nèi)部時鐘信號。
[0003]—般而言，相位鎖定回路(phase lock loop;PLL)由相位比較器(phasecomparator)、回路濾波器(loop filter)以及壓控振蕩器(voltage controloscillator, V0C)組成。相位鎖定回路或是數(shù)字鎖定回路(digital phase lockloop, DPLL)都需要有個振蕩器以產(chǎn)生時鐘信號。其中，環(huán)型振蕩器是一種簡易又普遍的時鐘信號產(chǎn)生器，傳統(tǒng)的環(huán)型振蕩器可由組合邏輯門延遲線電路來達(dá)到時間延遲的功能。例如，圖1所示的已知的環(huán)型振蕩器100。環(huán)型振蕩器100包括奇數(shù)個延遲作用的反向器INVl串接而成的延遲線電路。若通過一組控制信號，來設(shè)定所串接的延遲線反向器的個數(shù)，亦即設(shè)定延遲單元的個數(shù)，即可改變其延遲時間，進(jìn)而控制其振蕩頻率。一般而言，當(dāng)延遲線包含較多個數(shù)的延遲單元時，其可提供時鐘信號的振蕩頻率范圍會較寬，但卻也因包含較多的延遲單元，而使得其電路愈龐大、成本也愈高。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提出多種環(huán)型振蕩器電路，有效增大其振蕩出的頻率范圍。
[0005]本發(fā)明提出一種環(huán)型振蕩器，包括時鐘計數(shù)延遲器、信號傳遞同步器以及組合邏輯門延遲電路。時鐘計數(shù)延遲器接收輸入信號、時鐘信號及第一延遲控制信號，并依據(jù)第一延遲控制信號及時鐘信號延遲 輸入信號以產(chǎn)生第一延遲信號。信號傳遞同步器耦接時鐘計數(shù)延遲器，接收輸入信號，并依據(jù)輸入信號的轉(zhuǎn)態(tài)點來產(chǎn)生第二延遲信號。組合邏輯門延遲電路耦接信號傳遞同步器，接收第二延遲信號，依據(jù)第二延遲控制信號來延遲第二延遲信號以產(chǎn)生輸出信號，其中，時鐘計數(shù)延遲器接收輸入信號的端點耦接至組合邏輯門延遲電路產(chǎn)生輸出信號的端點。
[0006]本發(fā)明還提出一種環(huán)型振蕩器，包括同步時鐘計數(shù)延遲器以及組合邏輯門延遲電路。同步時鐘計數(shù)延遲器接收輸入信號以及延遲控制信號，并依據(jù)第一延遲控制信號及時鐘信號延遲輸入信號以產(chǎn)生第一延遲信號。組合邏輯門延遲電路接收第一延遲信號，并依據(jù)第二延遲控制信號將延遲信號延遲以產(chǎn)生輸出信號，其中，同步時鐘計數(shù)延遲器接收輸入信號的端點耦接至組合邏輯門延遲電路產(chǎn)生輸出信號的端點。
[0007]本發(fā)明更提出一種環(huán)型振蕩器電路，包括時鐘計數(shù)延遲器以及組合邏輯門延遲電路。時鐘計數(shù)延遲器，接收輸入信號、時鐘信號及延遲控制信號，并依據(jù)延遲控制信號及時鐘信號延遲輸入信號以產(chǎn)生延遲信號。組合邏輯門延遲電路耦接時鐘計數(shù)延遲器，接收延遲信號，依據(jù)延遲控制信號來延遲該延遲信號以產(chǎn)生輸出信號，其中，時鐘計數(shù)延遲器接收輸入信號的端點耦接至組合邏輯門延遲電路產(chǎn)生輸出信號的端點。
[0008]綜上所述，本發(fā)明所提出的環(huán)型振蕩器電路具有組合邏輯門延遲電路。此組合邏輯門延遲電路延遲線電路則具有利用時鐘來計數(shù)延遲量的功能。通過利用時鐘信號的周期為單位來設(shè)定組合邏輯門延遲電路延遲線電路所產(chǎn)生的延遲時間。藉此，不須使用過多的組合邏輯門延遲單元，即可輕易增大其振蕩出的頻率范圍。
[0009]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細(xì)說明如下。
【專利附圖】

【附圖說明】
[0010]圖1所示的已知的環(huán)型振蕩器100。
[0011]圖2為本發(fā)明一實施例的環(huán)型振蕩器電路200的示意圖。
[0012]圖3為本發(fā)明一實施例中輸入信號In、時鐘信號Tune_clk以及延遲信號In_ck_d時序圖的一個例子。
[0013]圖4為信號傳遞同步器220的實施方式的示意圖。
[0014]圖5為延伸圖3所述的時序圖的另一時序圖。
[0015]圖6繪示本發(fā)明實施例的組合邏輯門延遲電路230的實施方式。
[0016]圖7繪示本發(fā)明另一實施例的環(huán)型振蕩器700的示意圖。
[0017]圖8繪示本發(fā)明實施例的同步時鐘計數(shù)延遲器710的一實施方式。
[0018]圖9為本發(fā)明一實施例中波緣檢測器820的示意圖。
[0019]圖10繪示本發(fā)明圖7的環(huán)型振蕩器700的動作波形圖。
[0020][主要元件標(biāo)號說明]
[0021]100:環(huán)型振蕩器INVl:反向器
[0022]200、700:環(huán)型振蕩電路210:時鐘計數(shù)延遲器
[0023]710:同步時鐘計數(shù)延遲器220:信號傳遞同步器
[0024]230、720:組合邏輯門延遲電路 In:輸入信號
[0025]Tune_clk:時鐘信號CK_delay[19:0]:延遲控制信號
[0026]In_ck_d:延遲信號410~4N0:信號傳遞同步器單元
[0027]1:輸入信號OUT、CK_out:輸出信號
[0028]411:延遲邏輯門413:多工器
[0029]412:相位比對器I1、12:輸入信號端
[0030]sel[0]、sel[3]、sel[7]:選擇信號 610-6M0:延遲單元
[0031]611:緩沖器612:多工器
[0032]Ck_nn[0]~Ck_nn[6]:控制信號 820:波緣檢測器
[0033]830:振蕩器840:計數(shù)器
[0034]En:啟動信號CLR:重置信號
[0035]In_d:延遲輸入信號922:延遲器
[0036]924:異或門926:SR閂鎖器
[0037]S:設(shè)定端R:重置端【具體實施方式】
[0038]請參考圖2，圖2為本發(fā)明一實施例的環(huán)型振蕩器電路200的示意圖。環(huán)型振蕩器200包括三個部分，分別是時鐘計數(shù)延遲器210、信號傳遞同步器220以及組合邏輯門延遲電路230。
[0039]時鐘計數(shù)延遲器210用以接收輸入信號In、時鐘信號Tune_Clk及延遲控制信號CK_delay[19:0]，并依據(jù)延遲控制信號CK_delay[19:0]延遲輸入信號In，時鐘計數(shù)延遲器210延遲輸入信號In的延遲量等于時鐘信號Tune_Clk —個或多個周期，以產(chǎn)生延遲信號In_ck_d。其中，延遲量并由延遲控制信號CK_delay[19:0]所決定。在本發(fā)明一實施例中，延遲控制信號CK_delay[19:0]為長度為20位的數(shù)字信號，而使得設(shè)定值的范圍為O至(220-1)。值得注意地，延遲控制信號CK_delay的長度并不以此為限，本領(lǐng)域技術(shù)人員應(yīng)明白此長度可依不同需求做調(diào)整。在實際運用上，例如將本實施例的環(huán)型振蕩器200運用在數(shù)字的鎖相回路(Digital Phase Lock Loop, DPLL)電路上時，設(shè)計者可以根據(jù)目標(biāo)頻率先估算出一個延遲控制信號CK_delay[19:0]數(shù)值，并當(dāng)作CK_delay [19:0]的初始值，如此一來，就可以加速DPLL的鎖頻時間(tracking time/lock time)。
[0040]圖3為本發(fā)明一實施例中輸入信號In、時鐘信號Tune_clk以及延遲信號In_ck_d時序圖的一個例子。在此一實施例中，時鐘計數(shù)延遲器針對輸入信號In延遲了例如八個延遲時鐘Tune_clk信號的周期來產(chǎn)生延遲信號In_ck_d。
[0041]圖4為信號傳遞同步器220的實施方式的示意圖，信號傳遞同步器220由多個信號傳遞同步器單元410~4N0串接而成。每一個信號傳遞同步器單元接收輸入信號1、延遲信號111_(^_(1并輸出輸出信號OUT。每一個信號傳遞同步器單元包含(以信號傳遞同步器單元410為范例)延遲邏輯門411、多工器413及相位比對器412。其中，延遲邏輯門411閘將所接收的輸入信號I進(jìn)行延遲并輸出至多工器413的輸入信號端12，多工器413的另一輸入信號端Il接收信號In_ck_d。多工器413則于輸入信號Il及輸入信號12之間,擇一以產(chǎn)生輸出信號OUT。且多工器413所接收的選擇信號sel [0]是由相位比對器412的輸出來產(chǎn)生。相位比對器412比對輸入信號I和輸出信號OUT的相位,如果輸入信號I和輸出信號OUT同相位,貝U多工器選擇輸入信號I作為輸出信號OUT。相反地,如果輸入信號I和輸出信號OUT的相位不同，則多工器413選擇延遲信號111_(^_(1來作為輸出信號OUT。在本發(fā)明一實施例中，信號傳遞同步器220由64個信號傳遞同步器單元410~4N0串接而成，值得注意地，信號傳遞同步器單元410~4N0的個數(shù)并不以此為限，本領(lǐng)域技術(shù)人員應(yīng)明白此長度可依不同需求做調(diào)整。以下舉例說明本實施例的時序圖。
[0042]如圖5所示，延伸圖3所述的時序圖。以時序信號Tune_clk為取樣時鐘來取樣輸入信號In，同樣以信號傳遞同步器單元410為范例，當(dāng)輸入信號In由邏輯高電平轉(zhuǎn)態(tài)為邏輯低電平或由邏輯低電平轉(zhuǎn)態(tài)為邏輯高電平時，相位比對器412會比對輸入信號I和輸出信號OUT的相位。如果輸入信號I和輸出信號OUT同相位,則相位比對器412輸出邏輯低電平的選擇信號sel[0]以控制多工器413選擇輸入信號I以作為輸出信號OUT。相反地,如果輸入信號I和輸出信號OUT相位不同，則相位比對器輸出邏輯高電平的選擇信號sel[0]以控制多工器413選擇延遲信號I n_ck_d以作為輸出信號OUT。原則上，每次輸入信號In的相位改變時，只有一個信號傳遞同步器單元的多工器的選擇控制信號會在邏輯高電平。這個時候，延遲信號In_clk_d由選擇控制信號等于邏輯高電平的這組多工器被插入，延遲信號In_clk_d并被往后傳遞，直到延遲信號111_(:11(1被延遲的周期數(shù)足夠了，這時清除多工器的選擇信號為邏輯低電平，讓多工器選擇輸入信號I以產(chǎn)生輸出信號OUT。在圖5繪示的例子中，在一開始輸入信號In由邏輯低電平轉(zhuǎn)態(tài)為邏輯高電平時，信號傳遞同步器的第四個單元的選擇信號(sel[3])為邏輯高電平，此時延遲信號In_clk_d由第四級的信號傳遞同步單元插入。接著，輸入信號In由邏輯高電平轉(zhuǎn)態(tài)為邏輯低電平時，信號傳遞同步器的第八級的信號傳遞同步單元的選擇信號(sel[7])為邏輯高電平，此時延遲信號In_clk_d由第八級的信號傳遞同步單元插入。當(dāng)輸入信號In再次由邏輯低電平轉(zhuǎn)態(tài)為邏輯高電平時，選擇信號sel [3]和sel [7]均為邏輯低電平，此時延遲信號In_clk_d則可由其它級的信號傳遞同步單元插入。請參考圖6，圖6繪示本發(fā)明實施例的組合邏輯門延遲電路230的實施方式。組合邏輯門延遲電路230是由多個延遲單元610-6M0所串接而成的，每一延遲單元包括一緩沖器以及一個二選一的多工器，以延遲單元610為范例，延遲單元610包括緩沖器611以及二選一的多工器612。多工器612將所接收到的輸入信號輸出到其輸出端，或?qū)⒔?jīng)過緩沖器611延遲后的輸入信號經(jīng)過延遲后，輸出到多工器612的輸出端。多工器612的該輸出信號的選擇動作是依據(jù)所接收的一控制信號Ck_nn[0]來決定之。通過控制信號Ck_nn[0]?Ck_nn[6]的設(shè)定,輸入信號CKl被延遲單元610-6M0依序進(jìn)行延遲后輸出到組合邏輯門延遲電路230的輸出端產(chǎn)生輸出信號CK_out。在本發(fā)明一實施例中，組合邏輯門延遲電路230由64個延遲單元610-6M0串接而成，值得注意地，延遲單元610-6M0的個數(shù)并不以此為限，本領(lǐng)域技術(shù)人員應(yīng)明白此長度可依不同需求做調(diào)整。
[0043]如圖2所示，輸入信號In是反饋自組合邏輯門延遲電路230的輸出端上的輸出信號CK_out。由環(huán)型振蕩器的原則本領(lǐng)域技術(shù)人員應(yīng)明白，此處輸入信號In經(jīng)過時鐘計數(shù)延遲器210、信號傳遞同步器220，并經(jīng)過組合邏輯門延遲電路230后得到與原始的輸入信號In反向的輸出信號Ck_out。
[0044]請參考圖7，圖7繪示本發(fā)明另一實施例的環(huán)型振蕩器700的示意圖。環(huán)型振蕩器700包括同步時鐘計數(shù)延遲器710以及組合邏輯門延遲電路720。圖7中的組合邏輯門延遲電路720與圖2中的組合邏輯門延遲電路230相同，而同步時鐘計數(shù)延遲器710功能上等效于圖2中的時鐘計數(shù)延遲器210及信號傳遞同步器220。
[0045]以下請參照圖8，圖8繪示本發(fā)明實施例的同步時鐘計數(shù)延遲器710的一實施方式。同步時鐘計數(shù)延遲器710包括波緣檢測器820、振蕩器830以及計數(shù)器840。同步時鐘計數(shù)延遲器710依據(jù)延遲控制信號CK_delay[19:0]將輸入信號In延遲一個延遲量以產(chǎn)生一延遲信號In_ck_d。其中的延遲量等于振蕩器830所產(chǎn)生的時鐘信號Tune_clk的一個或多個周期，。換言之，同步時鐘計數(shù)延遲器710通過波緣檢測器820檢測到輸入信號In的上升緣或下降緣時，立即通過啟動信號En啟動振蕩器830以產(chǎn)生時鐘信號Tune_Clk。計數(shù)器840收到Tune_clk信號并開始計算Tune_clk個數(shù),而當(dāng)計數(shù)器840計數(shù)的結(jié)果等于相對應(yīng)延遲控制信號CK_delay[19:0]所設(shè)定個數(shù)時，振蕩器830對應(yīng)被關(guān)閉。上述關(guān)于振蕩器830的關(guān)閉動作，是通過計數(shù)器840傳送重置信號CLR至波緣檢測器820。波緣檢測器820則依據(jù)所接收到的重置信號CLR來關(guān)閉啟動信號En，并藉此關(guān)閉振蕩器830。
[0046]如圖10所示。振蕩器830用以依據(jù)致能信號En，而振蕩產(chǎn)生時鐘信號Tune_clk。計數(shù)器840用以接收輸入信號In、時鐘信號Tune_clk及延遲控制信號CK_delay [19:0]，并依據(jù)延遲控制信號CK_delay[19:0]將輸入信號In延遲上述的時鐘信號Tune_clk相對應(yīng)個周期，以產(chǎn)生第一延遲信號In_ck_d。并且在依據(jù)時鐘信號Tune_clk所進(jìn)行的計數(shù)動作數(shù)到相對應(yīng)個周期時，輸出重置信號CLR來關(guān)閉振蕩器830的致能信號En。
[0047]請參考圖9，圖9為本發(fā)明一實施例中波緣檢測器820的示意圖。在本實施例中，波緣檢測器820包括延遲器922、異或非門924以及SR閂鎖器(SRlatch)926。延遲器922用以延遲上述的輸入信號In,以產(chǎn)生延遲輸入信號In_d。輸入信號In及延遲輸入信號In_d經(jīng)過異或非門924得到輸出前置信號SI。觸發(fā)器926可以是一個SR觸發(fā)器，前置信號SI接到SR閂鎖器926的設(shè)定端S，而SR閂鎖器926的重置端R接收重置信號CLR。
[0048]上述的振蕩器830可為壓控振蕩器、環(huán)型振蕩器或是其它類型的振蕩器。
[0049]綜上所述，本發(fā)明的延遲線電路基于時鐘信號調(diào)整其輸入信號的延遲，設(shè)定延遲控制信號以決定將輸入信號延遲相對應(yīng)個時鐘信號周期。藉此，延遲線電路不須使用過多的延遲單元，即可將輸入信號延遲至所需的長度，進(jìn)而將振蕩時鐘調(diào)整至所需的頻率。
[0050]雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
【權(quán)利要求】
1.一種環(huán)型振蕩器電路，包括: 一時鐘計數(shù)延遲器，接收一輸入信號、一時鐘信號及一第一延遲控制信號，并依據(jù)該第一延遲控制信號及該時鐘信號延遲該輸入信號以產(chǎn)生一第一延遲信號； 一信號傳遞同步器，耦接該時鐘計數(shù)延遲器，接收該輸入信號，并依據(jù)該輸入信號的轉(zhuǎn)態(tài)點來產(chǎn)生一第二延遲信號；以及 一組合邏輯門延遲電路，耦接該信號傳遞同步器，接收該第二延遲信號，依據(jù)該第二延遲控制信號來延遲該第二延遲信號以產(chǎn)生一輸出信號， 其中，該時鐘計數(shù)延遲器接收該輸入信號的端點耦接至該組合邏輯門延遲電路產(chǎn)生該輸出信號的端點。
2.根據(jù)權(quán)利要求1所述的環(huán)型振蕩器電路，其中該信號傳遞同步器包括: 多個第一延遲單元，該多個第一延遲單元相互串接，各該第一延遲單元具有第一輸入端、第二輸入端以及輸出端，第一級的第一延遲單兀的第二輸入端接收該輸入信號，各該第一延遲單元的輸出端耦接至其后一級的第一延遲單元的第二輸入端，該些第一延遲單元的第一輸入端并共同接收該第一延遲信號， 其中各該第一延遲單元依據(jù)比較其第二輸入端所接收的信號及輸出端的信號的相位，來選擇該第一延遲信號及各該第一延遲單元的第二輸入端所接收的信號的其中之一以輸出至其輸出端。
3.根據(jù)權(quán)利要求2所述的環(huán)型振蕩器電路，其中各該第一延遲單元包括: 一緩沖器，其輸入端耦接各該第一延遲單元的第二輸入端； 一相位比對器，耦接各該第一延遲單元的第二輸入端及其輸出端，依據(jù)比較其第二輸入端所接收的信號及輸出端的信號的相位來產(chǎn)生一選擇信號；以及 一多工器，耦接該緩沖器的輸出端以及該相位比對器，該多工器依據(jù)該選擇信號來選擇該第一延遲信號及各該第一延遲單元的第二輸入端所接收的信號的其中之一以輸出至各該第一延遲單元的輸出端。
4.根據(jù)權(quán)利要求1所述的環(huán)型振蕩器電路，其中，該組合邏輯門延遲線包括多個串接的第二延遲單元，各該些第二延遲單元包括輸入端、控制端及輸出端，各該些第二延遲單元依據(jù)其控制端所接收的該第二延遲控制信號直接將其輸入端所接收的信號輸出至其輸出端或使各該些第二延遲單元的輸入端所接收的信號傳至至少一邏輯門以進(jìn)行延遲，再將延遲后的信號輸出至各該些第二延遲單元的輸出端。
5.根據(jù)權(quán)利要求4所述的環(huán)型振蕩器電路，其中各該些第二延遲單元包括: 一緩沖器，其輸入端耦接至各該第二延遲單元的輸入端；以及 一多工器，耦接該緩沖器的輸出端以及輸入端，并接收該第二延遲控制信號的一位，該多工器依據(jù)所接收的該第二延遲控制信號的一位來選擇輸出該緩沖器的輸出端或輸入端上的信號至各該第二延遲單元的輸出端。
6.一種環(huán)型振蕩器電路，包括: 一同步時鐘計數(shù)延遲器，用以接收一輸入信號以及一延遲控制信號，并依據(jù)該第一延遲控制信號及一時鐘信號延遲該輸入信號以產(chǎn)生一第一延遲信號；以及 一組合邏輯門延遲電路，用以接收該第一延遲信號，并依據(jù)一第二延遲控制信號將該第一延遲信號延遲以產(chǎn)生一輸出信號，其中，該同步時鐘計數(shù)延遲器接收該輸入信號的端點耦接至該組合邏輯門延遲電路產(chǎn)生該輸出信號的端點。
7.根據(jù)權(quán)利要求6所述的環(huán)型振蕩器電路，其中該同步時鐘計數(shù)延遲器包括: 一波緣檢測器，用以檢測該輸入信號的至少一波緣，并藉以輸出一致能信號，其中該輸入信號的該波緣與該致能信號的至少一轉(zhuǎn)態(tài)點在時序上同步； 一振蕩器，耦接該波緣檢測器，該振蕩器依據(jù)該致能信號以產(chǎn)生該時鐘信號；以及一計數(shù)器，用以接收該輸入信號、該時鐘信號及該延遲控制信號，并依據(jù)該延遲控制信號延遲該輸入信號多個該時鐘信號的周期以產(chǎn)生該延遲信號。
8.根據(jù)權(quán)利要求6所述的環(huán)型振蕩器電路，其中該振蕩器為環(huán)形振蕩器。
9.根據(jù)權(quán)利要求6所述的環(huán)型振蕩器電路，其中該波緣檢測器包括: 一延遲器，接收該輸入信號，并延遲該輸入信號以產(chǎn)生一延遲輸入信號； 一異或門，其一輸入端接收該輸入信號，其另一輸入端接收該延遲輸入信號；以及 一 SR閂鎖器，其設(shè)定端耦接該異或門的輸出端，其重置端接收一重置信號。
10.一種環(huán)型振蕩器電路，包括: 一時鐘計數(shù)延遲器，接收一輸入信號、一時鐘信號及一延遲控制信號，并依據(jù)該延遲控制信號及該時鐘信號延遲該輸入信號以產(chǎn)生一延遲信號；以及 一組合邏輯門延遲電路，耦接該時鐘計數(shù)延遲器，接收該延遲信號，依據(jù)該延遲控制信號來延遲該延遲信號以產(chǎn)生一輸出信號，` 其中，該時鐘計數(shù)延遲器接收該輸入信號的端點耦接至該組合邏輯門延遲電路產(chǎn)生該輸出信號的端點。
11.根據(jù)權(quán)利要求10所述的環(huán)型振蕩器電路，其中，該組合邏輯門延遲線包括多個串接的延遲單元，各該些延遲單元包括輸入端、控制端及輸出端，各該些延遲單元依據(jù)其控制端所接收的該延遲控制信號直接將其輸入端所接收的信號輸出至其輸出端或使各該些延遲單元的輸入端所接收的信號傳至至少一邏輯門以進(jìn)行延遲，再將延遲后的信號輸出至各該些延遲單元的輸出端。
12.根據(jù)權(quán)利要求11所述的環(huán)型振蕩器電路，其中各該些延遲單元包括: 一緩沖器，其輸入端耦接至各該延遲單元的輸入端；以及 一多工器，耦接該緩沖器的輸出端以及輸入端，并接收該延遲控制信號的一位，該多工器依據(jù)所接收的該延遲控制信號的一位來選擇輸出該緩沖器的輸出端或輸入端上的信號至各該延遲單元的輸出端。
【文檔編號】H03L7/18GK103780257SQ201310087521
【公開日】2014年5月7日 申請日期:2013年3月19日 優(yōu)先權(quán)日:2012年10月23日
【發(fā)明者】林燕欽 申請人:鑫創(chuàng)科技股份有限公司