4選1模式信號的解碼器的制造方法
【專利摘要】本發(fā)明公開了一種解碼ISO/IEC15693協(xié)議中讀卡器發(fā)送的4選1模式信號解碼器，包括：一高電平長度計數(shù)器，一幀頭檢測電路，一數(shù)據解碼電路，一幀尾檢測電路，一接收信號編碼錯誤檢測邏輯電路，一狀態(tài)標志產生電路。高電平長度計數(shù)器計凹槽間的高電平長度，然后參照協(xié)議，利用不同編碼間的凹槽間的高電平長度不同這一編碼特點，再配合解碼數(shù)據信號，就可以檢測幀頭，幀尾，并對數(shù)據解碼以及產生接收信號編碼錯誤標志信號。本發(fā)明能改善解碼器對凹槽寬度的支持范圍。
【專利說明】4選1模式信號的解碼器

【技術領域】
[0001]本發(fā)明涉及一種解碼IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號解碼器。

【背景技術】
[0002]IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號有幀頭，數(shù)據以及幀尾3種類型。其中:
[0003]圖1是IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號的幀頭包絡波形示意圖，圖中橫軸是時間，縱軸是包絡幅值。讀卡器先發(fā)128個載波周期的低電平包絡信號，再發(fā)768個載波周期的高電平包絡信號，最后發(fā)128個載波周期的低電平包絡信號。
[0004]IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號的數(shù)據波形分別如圖2?圖5所示，圖中橫軸是時間，縱軸是包絡幅值。其中，圖2是數(shù)據值為2比特”00”的波形示意圖，圖3是數(shù)據值為2比特”01”的波形示意圖，圖4數(shù)據值為2比特” 10”的波形示意圖，圖5是數(shù)據值為2比特”11”的波形示意圖。每個數(shù)據編碼時間段長1024個載波周期，它分成4段，各長256個載波周期，凹槽出現(xiàn)在每段的后半段，凹槽出現(xiàn)在哪段決定了代表的2比特數(shù)據值。
[0005]圖6是以225為例，用4段編碼數(shù)據組成8比特數(shù)據值為225的波形示意圖，圖中橫軸是時間，縱軸是包絡幅值；說明4個2比特數(shù)據是如何組成8比特數(shù)據的。255對應的2進制數(shù)據為” 11100001”，如圖6所示，先編碼發(fā)送的是最低2比特即”01”，然后是次低的2比特”00”，然后是”10”，最后是最高的2比特“I I”。
[0006]圖7是IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號的幀尾波形示意圖，圖中橫軸是時間，縱軸是包絡幅值。讀卡器先發(fā)256個載波周期的高電平包絡信號，再發(fā)128個載波周期的低電平包絡信號，最后發(fā)128個載波周期的高電平包絡信號。
[0007]上述圖中fc為載波頻率13.56MHz。
[0008]在IS0/IEC15693協(xié)議中，讀卡器發(fā)送的普通幀由幀頭，數(shù)據再加幀尾構成。另外讀卡器還可以單獨發(fā)幀尾波形，即不發(fā)幀頭與數(shù)據，僅發(fā)幀尾波形。


【發(fā)明內容】

[0009]本發(fā)明要解決的技術問題是提供一種解碼IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號解碼器，能改善解碼器對凹槽寬度的支持范圍。
[0010]為解決上述技術問題，本發(fā)明的解碼IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號解碼器，以模擬射頻解調模塊解調輸出的時鐘rf_clk作為時鐘信號，包括:
[0011]一高電平長度計數(shù)器，用于計凹槽間的高電平長度；
[0012]一幀頭檢測電路，與所述高電平長度計數(shù)器相連接，用于檢測幀頭波形，產生幀頭標志信號；
[0013]一數(shù)據解碼電路，與所述高電平長度計數(shù)器和幀頭檢測電路相連接，用于檢測數(shù)據波形，產生解碼數(shù)據信號；
[0014]一幀尾檢測電路，與所述高電平長度計數(shù)器和數(shù)據解碼電路相連接，用于檢測幀尾波形，產生幀尾波形信號；
[0015]一接收信號編碼錯誤檢測邏輯電路，與所述高電平長度計數(shù)器和數(shù)據解碼電路相連接，用于檢測接收信號編碼錯誤，產生接收信號編碼錯誤標志信號；
[0016]一狀態(tài)標志產生電路，與所述幀頭檢測電路、接收信號編碼錯誤檢測邏輯電路和幀尾檢測電路相連接，用于產生狀態(tài)標志信號，區(qū)分不同接收階段。
[0017]本發(fā)明用一個高電平長度計數(shù)器計凹槽間的高電平長度，然后參照協(xié)議，利用不同編碼間的凹槽間的高電平長度不同這一編碼特點，再配合解碼數(shù)據信號，就可以檢測幀頭，幀尾，并對數(shù)據解碼以及產生接收信號編碼錯誤標志信號。本發(fā)明能改善解碼器對凹槽寬度的支持范圍。
[0018]本發(fā)明參照IS0/IEC15693協(xié)議，利用不同編碼間的凹槽間的高電平長度不同這一編碼特點來解碼，通過設定合適的閾值來區(qū)別不同的編碼波形，這樣就可以通過調整閾值來配合模擬射頻電路的解調特點，最大程度上區(qū)別不同的編碼波形，從而得到正確的解碼值。
[0019]本發(fā)明整體結構清晰，能檢測的錯誤類型完整，便于硬件實現(xiàn)。

【專利附圖】

【附圖說明】
[0020]下面結合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0021]圖1是4選I模式信號的幀頭波形示意圖；
[0022]圖2是4選I模式信號的數(shù)據值為2比特”00”的波形示意圖；
[0023]圖3是4選I模式信號的數(shù)據值為2比特”01”的波形示意圖；
[0024]圖4是選I模式信號的數(shù)據值為2比特” 10”的波形示意圖；
[0025]圖5是4選I模式信號的數(shù)據值為2比特” 11”的波形示意圖；
[0026]圖6是用4段編碼數(shù)據組成8比特數(shù)據值為225的波形示意圖；
[0027]圖7是4選I模式信號的幀尾波形示意圖；
[0028]圖8是4選I模式信號解碼器的結構框圖。

【具體實施方式】
[0029]參見圖8所示，所述解碼IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號解碼器，以模擬射頻解調模塊解調輸出的時#rf_clk信號I作為時鐘信號，利用不同編碼序列的凹槽間的高電平長度不同來實現(xiàn)解碼；利用狀態(tài)標志信號判斷讀卡器在等待接收幀頭階段還是在接收數(shù)據與幀尾階段；在接收數(shù)據與幀尾階段，通過判斷凹槽間的高電平長度的合法性，來給出接收信號編碼錯誤標志；并提供2種幀尾檢測方式，分別檢測完整幀中的幀尾以及單獨幀中的幀尾。
[0030]所述解碼器有3個輸入信號，分別是:
[0031]A、模擬射頻解調模塊解調輸出的時鐘rf_clk信號I。
[0032]B、模擬射頻解調模塊解調輸出的包絡信號rf_dout信號2。
[0033]C、標志需要檢測單獨巾貞EOF (巾貞尾)的信號det_eof_alone_win信號9。
[0034]所述解碼器有4個輸出信號，分別是:
[0035]a、解碼數(shù)據信號dec_dout信號8，位寬為2位。
[0036]b、巾貞頭標志信號sof_flag信號4。
[0037]C、巾貞尾標志信號eof_flag信號6。
[0038]d、接收信號編碼錯誤標志信號bit_coding_err信號5。
[0039]所述解碼器包括:一高電平長度計數(shù)器，一幀頭檢測電路，一數(shù)據解碼電路，一幀尾檢測電路，一接收信號編碼錯誤檢測邏輯電路，一狀態(tài)標志產生電路。圖中相同序號信號端口是相互連接的。
[0040]所述高電平長度計數(shù)器，在所述包絡信號rf_dout信號2的高電平時計時鐘rf_elk信號I的個數(shù)，得到并輸出計數(shù)值cnt信號3，該計數(shù)值cnt信號3即為高電平長度。在所述包絡信號rf_dout信號2的低電平時清O ;計數(shù)值cnt信號3的計數(shù)范圍為O?1664，所以計數(shù)值cnt信號3有11位；當計到1664后，不再對計數(shù)值cnt信號3累加。
[0041]所述幀頭檢測電路，由一個預判決邏輯電路，一個最終判決邏輯電路構成。幀頭的兩個凹槽間的高電平長度為512個載波周期，那么當所述狀態(tài)標志產生電路輸出的狀態(tài)標志信號dentate信號7為初始值，所述預判斷邏輯電路通過所述副載波包絡信號rf_dout信號2檢測到凹槽發(fā)生時，則判斷計數(shù)值cnt信號3的范圍；如果范圍在512-N_Slew到512+N_slew范圍內，就產生預判決標志信號sof_flag_t，其中，N_slew是考慮到模擬解調電路輸出的解調包絡變形后，所預留的余量，一般為不大于64的整數(shù)。根據IS0/IEC15693協(xié)議，幀頭的第二個凹槽之后再發(fā)生的凹槽至少在384個載波周期之后，所以，先把預判決標志信號sof_flag_r在凹槽發(fā)生時鎖存起來。
[0042]所述最終判決邏輯電路，在預判決標志信號sof_f lag_r為1，計數(shù)值cnt信號3等于設定值N_sof_high_least以及所述狀態(tài)標志產生電路輸出的狀態(tài)標志信號dec_state信號7為初始值，這3個條件同時有效時，產生最終的幀頭標志信號sof_flag信號4。其中，所述設定值N_sof_high_least —般為不大于384的整數(shù)。所述凹槽發(fā)生的時刻,可通過所述副載波包絡信號rf_dout信號2的邊沿來判斷。
[0043]所述數(shù)據解碼電路，用于實現(xiàn)下面的解碼邏輯運算cnt [10:8] - (3-dec_dout)，計算結果記為dec_dout_t ;其中cnt[10:8]表示所述計數(shù)值cnt信號3的第10到第8位，dec_d0Ut為所述數(shù)據解碼電路輸出的上一個解碼數(shù)據信號8。在凹槽發(fā)生時，把deC_dout_t存入觸發(fā)器中，就是所述數(shù)據解碼電路輸出的解碼數(shù)據信號dec_d0Ut信號8。
[0044]根據IS0/IEC15693協(xié)議一個數(shù)據編碼時間段內的凹槽與前一個凹槽間的高電平長度即計數(shù)值cnt信號3可以表示成N*256+128，其中，N為整數(shù)，N可以通過把計數(shù)值cnt信號3的值去掉后8位后得到，表示乘號。這個N減去前一個數(shù)據編碼時間段的凹槽之后剩下的高電平長度N_left，就得到解碼的數(shù)據值，即解碼數(shù)據信號dec_d0Ut信號8，其中，N_left可以通過固定數(shù)3減去上一個解碼數(shù)據值dec_d0Ut信號8來得到。由于幀頭波形的后半個波形與數(shù)據2的編碼波形相同，所以在接收到幀頭標志信號sof_flag信號4后，把解碼數(shù)據信號dec_d0Ut信號8的初始值設為2。
[0045]所述幀尾檢測電路，由一個預判決邏輯電路，一個最終判決邏輯電路構成。
[0046]所述預判決邏輯電路分2部分，分別檢測完整幀中的幀尾與單獨幀中的幀尾。
[0047]檢測完整巾貞的巾貞尾,用于實現(xiàn)下面的邏輯運算，cnt- (3-dec_dout) *256,如果計算結果在256_N_slew到256+N_slew之間，就產生預判決信號eof_flag_t0，其中，N_slew是考慮到模擬解調電路造成的解調包絡變形后，所預留的余量，一般為不大于64的整數(shù)。根據IS0/IEC15693協(xié)議，幀尾的凹槽距離前一個凹槽間的高電平長度為256+N_left*256，所以在解碼狀態(tài)標志信號deC_State信號7為翻轉值時，計算計數(shù)值cnt信號3減去N_left*256的值，如果其結果在256-N_slew到256+N_slew之間，就產生預判決信號eof_flag_tO。
[0048]檢測單獨幀的幀尾時，由于幀尾波形在凹槽前有256個載波周期的高電平，所以在凹槽發(fā)生時，判斷計數(shù)值cnt信號3的值，當這個值大于255，就產生預判決信號eof_flag_tlο
[0049]根據輸入的標志需要檢測單獨巾貞EOF的信號det_eof_alone_win信號9來選擇預判決信號eof_flag_t0和預判決信號eof_flag_tl中的I個作為最終的預判決標志信號eof_flag_t0由于幀尾波形在凹槽后至少保持128個載波周期的高電平，所以在凹槽發(fā)生時，先把預判決標志信號eof_flag_r鎖存。
[0050]所述最終判決邏輯電路，判斷預判決標志信號eof_flag_t、計數(shù)值cnt信號3和狀態(tài)標志信號dec_state信號7 ;如果預判決標志信號eof_flag_t等于I,計數(shù)值cnt信號3等于N_eof_high_least,狀態(tài)標志信號dec_state信號7為翻轉后的值,這3個條件同時滿足，貝1J產生并輸出巾貞尾標志信號eof_flag信號6,其中N_eof_high_least —般為不大于128的整數(shù)。
[0051]所述接收信號編碼錯誤檢測邏輯電路，由3個判決邏輯電路構成，分別判斷編碼中的凹槽間的高電平長度過長，凹槽間的高電平長度過短以及凹槽位置不對3種接收信號編碼錯誤。根據數(shù)據編碼特點，可能會出現(xiàn)上述3種接收信號編碼錯誤。
[0052]判決凹槽間的高電平長度過長邏輯電路，檢測計數(shù)值cnt信號3的值是否超過1664，如果超過就出凹槽間隔過長編碼錯誤標志。兩個凹槽間的高電平長度最長的情況發(fā)生在前一個數(shù)據為0，后一個數(shù)據為3 ;根據IS0/IEC15693協(xié)議，兩個凹槽間間隔的高電平長度為(3*256>2+128即1664。所以當計數(shù)值cnt信號3超過1664，就判為凹槽間的高電平長度過長了。
[0053]判決凹槽間的高電平長度過短邏輯電路，在凹槽發(fā)生時，判斷cnt- (3-dec_dout) *256是否小于128-N_sIew，如果是，就判為凹槽間的高電平長度過短，其中N_sIew同樣是考慮到模擬解調電路造成的解調包絡變形后，所預留的余量，一般為不大于64的整數(shù)。兩個凹槽間的高電平長度最短的情況發(fā)生在前一個數(shù)據為3，后一個數(shù)據為0，這時，間隔為128。所以先把計數(shù)值cnt信號3減去前一個數(shù)據編碼時間段的凹槽之后剩下的高電平長度即cnt-N_left*256，如果結果小于128-N_Slew，那么就判為凹槽間的高電平長度過短了。
[0054]判斷凹槽位置不對邏輯電路，在凹槽發(fā)生時，判斷cnt-(3_dec_dout)*256,如果結果不在 256-N_slew 到 256+N_slew 之間，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew之間，那么判為凹槽位置不對。其中N_slew同樣是考慮到模擬解調電路造成的解調包絡變形后，所預留的余量，一般為不大于64的整數(shù)，N_value可取0，1，2，3這4個值中的一個。根據數(shù)據編碼特點，兩個凹槽間的高電平長度為N*256+128個載波周期，如果把計數(shù)值cnt信號3減去前一個數(shù)據編碼時間段的凹槽之后剩下的高電平長度即cnt-N_left*256，那么這個值就應該是N_value*256+128，其中N_value就是本次編碼值，也就是可以取O，1，2，3這4個值中的一個。而如果是一個數(shù)據后跟幀尾的話，那么cnt-N_left*256就應該是256，所以如果這個值不在256_N_slew到256+N_slew之間，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew 之間，那么判為凹槽位置不對了。
[0055]為了屏蔽在未檢測到幀頭時就出接收信號編碼錯誤標志信號，所以需要判斷以上三種錯誤的任意一種發(fā)生在狀態(tài)標志信號deC_State信號7為翻轉后的值后，才出接收信號編碼錯誤標志信號bit_coding_err信號5。也就是說,在狀態(tài)標志信號dec_state信號7翻轉后，上述3種接收信號編碼錯誤的任意一種發(fā)生則產生并輸出接收編碼錯誤標志信號 bit_coding_err 信號 5。
[0056]所述狀態(tài)標志產生電路，當收到幀頭標志信號sof_flag信號4后，其輸出的狀態(tài)標志信號dec_state信號7翻轉，當收到接收編碼錯誤標志信號bit_coding_err信號5或中貞尾標志信號eof_flag信號6后，其輸出的狀態(tài)標志信號dec_state信號7恢復成初始值。由于未檢測到幀頭時，會誤報接收編碼錯誤，另外，幀頭也僅能在幀的開始被檢測，數(shù)據解碼和完整幀的幀尾檢測也僅能在幀頭檢測到后才開始進行，所以需要由狀態(tài)標志來區(qū)分檢測幀頭狀態(tài)階段和檢測數(shù)據與幀尾階段。
[0057]本發(fā)明適用于與IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I信號編碼方式相同的信號。
[0058]以上通過【具體實施方式】對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種解碼IS0/IEC15693協(xié)議中讀卡器發(fā)送的4選I模式信號解碼器，其特征在于:該解碼器以模擬射頻解調模塊解調輸出的時鐘作為時鐘信號，包括: 一高電平長度計數(shù)器，用于計凹槽間的高電平長度； 一幀頭檢測電路，與所述高電平長度計數(shù)器相連接，用于檢測幀頭波形，產生幀頭標志信號; 一數(shù)據解碼電路，與所述高電平長度計數(shù)器和幀頭檢測電路相連接，用于檢測數(shù)據波形，產生解碼數(shù)據信號； 一幀尾檢測電路，與所述高電平長度計數(shù)器和數(shù)據解碼電路相連接，用于檢測幀尾波形，產生幀尾波形信號； 一接收信號編碼錯誤檢測邏輯電路，與所述高電平長度計數(shù)器和數(shù)據解碼電路相連接，用于檢測接收信號編碼錯誤，產生接收信號編碼錯誤標志信號； 一狀態(tài)標志產生電路，與所述幀頭檢測電路、接收信號編碼錯誤檢測邏輯電路和幀尾檢測電路相連接，用于產生狀態(tài)標志信號，區(qū)分不同接收階段。
2.如權利要求1所述的解碼器，其特征在于:所述高電平長度計數(shù)器，在模擬射頻解調模塊解調輸出的副載波包絡信號為高電平時，對所述時鐘信號進行計數(shù)，得到并輸出計數(shù)值信號，該計數(shù)值信號即為高電平長度；所述計數(shù)值信號的計數(shù)范圍為O?1664，當計到1664后，計數(shù)值信號不再累加；在所述副載波包絡信號為低電平時，所述計數(shù)值信號清O。
3.如權利要求1或2所述的解碼器，其特征在于:所述幀頭檢測電路，在所述狀態(tài)標志產生電路輸出的狀態(tài)標志信號為初始值，當檢測到凹槽發(fā)生時，則判斷所述高電平長度計數(shù)器輸出的計數(shù)值信號的范圍，如果在512-N_Slew到512+N_slew范圍內，則產生預判決標志信號；該預判決標志信號在凹槽發(fā)生時進行鎖存； 在所述預判決標志信號為“ I ”，所述計數(shù)值信號等于設定值，所述狀態(tài)標志信號為初始值，這3個條件同時有效時，則產生并輸出幀頭標志信號。
4.如權利要求3所述的解碼器，其特征在于:所述N_slew為小于等于64的整數(shù)；所述設定值為小于等于384的整數(shù)。
5.如權利要求1所述的解碼器，其特征在于:所述數(shù)據解碼電路，用于實現(xiàn)下面的解碼邏輯運算cnt [10:8] - (3-dec_dout),計算結果記為dec_dout_t ;其中，cnt [10:8]表示所述高電平長度計數(shù)器輸出的計數(shù)值信號的第10到第8位，dec_dout為所述數(shù)據解碼電路輸出的上一個解碼數(shù)據信號；在凹槽發(fā)生時，把dec_d0Ut_t#入一觸發(fā)器中，則產生并輸出本次解碼數(shù)據信號。
6.如權利要求5所述的解碼器，其特征在于:在接收到所述幀頭檢測電路輸出的幀頭標志信號后，則將所述解碼數(shù)據信號的初始值設為2。
7.如權利要求1所述的的解碼器，其特征在于:所述幀尾檢測邏輯電路，由一預判決邏輯電路，一最終判決邏輯電路構成； 所述預判決邏輯電路，分別檢測完整幀中的幀尾與單獨幀中的幀尾； 檢測完整幀的幀尾，在所述狀態(tài)標志產生電路輸出的狀態(tài)標志信號為翻轉值時，用于實現(xiàn)下面的邏輯運算，cnt-(3_dec_dout) *256,如果計算結果在256_N_slew到256+N_slew之間，則產生第一預判決信號；其中，表示乘號，dec_d0Ut為所述數(shù)據解碼電路輸出的上一個解碼數(shù)據信號，cnt為所述高電平長度計數(shù)器輸出的計數(shù)值信號； 檢測單獨幀的幀尾，在凹槽發(fā)生時，判斷所述高電平長度計數(shù)器輸出的計數(shù)值信號的值，如果大于255，則產生第二預判決信號； 根據輸入的標志需要檢測單獨幀幀尾信號選擇所述第一預判決信號或第二預判決信號作為預判決標志信號；且在凹槽發(fā)生時，將該預判決標志信號鎖存； 所述最終判決邏輯電路，判斷所述預判決標志信號、計數(shù)值信號和狀態(tài)標志信號；如果預判決標志信號等于1，計數(shù)值信號等于N_e0f_high_leaSt，狀態(tài)標志信號為翻轉后的值，這3個條件同時滿足，則產生并輸出幀尾標志信號。
8.如權利要求1所述的解碼器，其特征在于:所述N_e0f_high_leaSt為小于等于128的整數(shù)；N_sleW為小于等于64的整數(shù)。
9.如權利要求1所述的解碼器，其特征在于:所述接收信號編碼錯誤檢測邏輯電路，包括: 判決凹槽間的高電平長度過長邏輯電路，檢測所述高電平長度計數(shù)器輸出的計數(shù)值信號的值是否超過1664，如果超過，則產生凹槽間隔過長錯誤標志； 判決凹槽間的高電平長度過短邏輯電路，在凹槽發(fā)生時，判斷cnt-(3-dec_dOUt)*256是否小于128-N_Slew，如果是，則產生凹槽間的高電平長度過短錯誤標志； 判斷凹槽位置不對邏輯電路，在凹槽發(fā)生時，判斷cnt-(3_dec_dout)*256,如果結果不在 256-N_slew 到 256+N_slew 之間，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew之間，則產生凹槽位置不對錯誤標志； 其中，表示乘號，dec_d0Ut是所述數(shù)據解碼電路輸出的上一個解碼數(shù)據信號，cnt為所述高電平長度計數(shù)器輸出的計數(shù)值信號； 在所述狀態(tài)標志產生電路輸出的狀態(tài)標志信號翻轉后，如果產生上述3種錯誤標志中的任意一種，則產生并輸出接收信號編碼錯誤標志信號。
10.如權利要求9所述的解碼器，其特征在于:N_sleW為小于等于64的整數(shù)；N_value可取0，1，2，3這4個值中的一個。
11.如權利要求1所述的解碼器，其特征在于:所述狀態(tài)標志產生電路，當收到所述幀頭檢測電路輸出的幀頭標志信號后，其輸出的狀態(tài)標志信號翻轉；當收到接收信號編碼錯誤檢測邏輯電路輸出的接收信號編碼錯誤標志信號或幀尾檢測電路輸出的幀尾標志信號后，其輸出的狀態(tài)標志信號恢復為初始值。
【文檔編號】H03M13/00GK104242953SQ201310250630
【公開日】2014年12月24日 申請日期:2013年6月21日 優(yōu)先權日:2013年6月21日
【發(fā)明者】王吉健 申請人:上海華虹集成電路有限責任公司