數(shù)模轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明涉及一種適用于2GSPS以上速率高精度數(shù)模轉(zhuǎn)換器。該數(shù)模轉(zhuǎn)換器，其包括：時鐘分配模塊、輸入鎖存模塊、數(shù)據(jù)譯碼模塊、開關(guān)驅(qū)動模塊、電流源陣列模塊，帶隙基準(zhǔn)模塊和偏置模塊。該時鐘分配模塊包括：數(shù)字域時鐘分配模塊和模擬域時鐘分配模塊。該輸入鎖存模塊包括多個輸入鎖存子模塊，數(shù)據(jù)譯碼模塊包括多個數(shù)據(jù)譯碼子模塊，每個輸入鎖存子模塊對應(yīng)一個數(shù)據(jù)譯碼子模塊，數(shù)據(jù)多路并行輸入到輸入鎖存子模塊鎖存再分別由對應(yīng)數(shù)據(jù)譯碼子模塊譯碼處理。所述數(shù)模轉(zhuǎn)換器還包括N合一模塊和N分頻模塊。本發(fā)明降低數(shù)字域模塊的功耗及設(shè)計(jì)難度。在高速時鐘工作條件下，克服工藝、溫度、電源電壓偏差引起的數(shù)模轉(zhuǎn)換器精度損失。
【專利說明】數(shù)模轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及高速高精度數(shù)模轉(zhuǎn)換【技術(shù)領(lǐng)域】，特別涉及一種保證數(shù)模轉(zhuǎn)換器在2GSP 以上高速時鐘頻率工作條件下，仍具有穩(wěn)定高性能的數(shù)模轉(zhuǎn)換器，屬于集成電路設(shè)計(jì)及信 號處理的【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002] 數(shù)模轉(zhuǎn)換器技術(shù)是一種將數(shù)字信號轉(zhuǎn)換為模擬信號的技術(shù)。數(shù)模轉(zhuǎn)換器器件既可 作為獨(dú)立的數(shù)模轉(zhuǎn)換器芯片用于信號處理、軍用通訊、雷達(dá)、電子對抗等領(lǐng)域，也可作為IP 或子模塊用于DDS、射頻模擬前端以及各種高精度S0C系統(tǒng)，實(shí)現(xiàn)將數(shù)字信號轉(zhuǎn)換成模擬信 號輸出的功能。
[0003] 隨著整機(jī)系統(tǒng)應(yīng)用要求的不斷提高、CMOS工藝水平的長足進(jìn)步以及數(shù)字系統(tǒng)設(shè)計(jì) 的日趨成熟，數(shù)模轉(zhuǎn)換技術(shù)向著高速和高精度方向不斷發(fā)展。目前數(shù)模接口電路的發(fā)展滯 后于數(shù)字處理的發(fā)展，使得其已成為系統(tǒng)性能提升的瓶頸，研究基于CMOS工藝的高速高精 度數(shù)模轉(zhuǎn)換器產(chǎn)品對于提升整個電路系統(tǒng)的性能具有關(guān)鍵作用，特別是在無線通訊等高端 應(yīng)用領(lǐng)域，對數(shù)模轉(zhuǎn)換器的速度、精度、動態(tài)范圍、功耗等方面均有較高的要求，其對于高性 能數(shù)模轉(zhuǎn)換器產(chǎn)品的需求更加突出。
[0004] 在高速高精度應(yīng)用領(lǐng)域，分段電流舵型結(jié)構(gòu)數(shù)模轉(zhuǎn)換器由于在速度、精度、功耗、 芯片面積四方面能實(shí)現(xiàn)較好的折衷，被廣泛采用。分段電流舵型數(shù)模轉(zhuǎn)換器典型結(jié)構(gòu)框圖 如圖1所示，主要包括：輸入鎖存、數(shù)據(jù)譯碼、開關(guān)驅(qū)動級、電流源陣列、帶隙基準(zhǔn)、偏置等模 塊。目前，這種典型結(jié)構(gòu)最高可支持14位1GSPS數(shù)模轉(zhuǎn)換器設(shè)計(jì)。
[0005] 當(dāng)轉(zhuǎn)換速度要求達(dá)到2GSPS以上時，時鐘周期小于500ps，工藝、電源電壓和溫度 變化引起的近l〇〇ps時鐘偏移，對數(shù)模轉(zhuǎn)換器芯片性能的影響將十分明顯。在片外應(yīng)用環(huán) 境中，F(xiàn)R4PCB上的典型延遲大約為170ps/inch，并且在PCB板上快速積累，足以影響2GSPS 以上速率數(shù)模轉(zhuǎn)換器輸入時鐘的質(zhì)量。因此，必須對分段電流舵型結(jié)構(gòu)數(shù)模轉(zhuǎn)換器典型結(jié) 構(gòu)進(jìn)行設(shè)計(jì)改進(jìn)。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明所要解決的技術(shù)問題：提供一種適用于2GSPS以上速率高精度數(shù)模轉(zhuǎn)換 器。
[0007] 為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案是：一種數(shù)模轉(zhuǎn)換器，其包括：用于 數(shù)模轉(zhuǎn)換器的時鐘控制的時鐘分配模塊，用于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)的鎖存的輸入鎖存 模塊，用于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)進(jìn)行二進(jìn)制或溫度計(jì)譯碼的數(shù)據(jù)譯碼模塊，用于數(shù)模 轉(zhuǎn)換器中將數(shù)據(jù)轉(zhuǎn)換為模擬電流的開關(guān)驅(qū)動模塊，用于數(shù)模轉(zhuǎn)換器中輸出穩(wěn)定的電流的電 流源陣列模塊，用于數(shù)模轉(zhuǎn)換器中為電流源陣列提供穩(wěn)定偏置的帶隙基準(zhǔn)模塊和偏置模 塊。該數(shù)模轉(zhuǎn)換器的時鐘分配模塊包括：主要用于采樣輸入高速數(shù)據(jù)，譯碼后數(shù)據(jù)對齊的數(shù) 字域時鐘分配模塊，主要用于開關(guān)級控制，實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的模擬域時鐘分配模塊。該數(shù) 模轉(zhuǎn)換器的輸入鎖存模塊包括多個輸入鎖存子模塊，數(shù)據(jù)譯碼模塊包括多個數(shù)據(jù)譯碼子模 塊，每個輸入鎖存子模塊對應(yīng)一個數(shù)據(jù)譯碼子模塊，數(shù)據(jù)多路并行輸入到輸入鎖存子模塊 鎖存再分別由對應(yīng)數(shù)據(jù)譯碼子模塊譯碼處理。所述數(shù)模轉(zhuǎn)換器還包括用于將多路數(shù)據(jù)合并 為一路的N合一模塊，用于將數(shù)字域時鐘分頻的N分頻模塊。
[0008] 作為本發(fā)明的的一種優(yōu)選方案，所述數(shù)模轉(zhuǎn)換器還包括兩個延遲鎖相環(huán)電路模 塊，一個用于鎖定輸入數(shù)據(jù)同步時鐘沿，輸出相位穩(wěn)定的多路輸入鎖存時鐘的第一延遲鎖 相環(huán)電路模塊；一個用于鎖定高質(zhì)量模擬域時鐘相位，輸出數(shù)字域總時鐘的第二延遲鎖相 環(huán)電路模塊。
[0009] 作為對本發(fā)明的優(yōu)選方案的改進(jìn)，所述第一延遲鎖相環(huán)電路模塊包括第一移相模 塊、第一鑒相器、第一環(huán)路濾波器、第一壓控延遲線，第一移相模塊將數(shù)模轉(zhuǎn)換器數(shù)據(jù)采樣 的參考時鐘移相后輸出移相參考時鐘，第一鑒相器比較移相參考時鐘與第一延遲鎖相環(huán)電 路模塊的輸出采樣時鐘之間的相位差，經(jīng)第一環(huán)路濾波器輸出與相位差成正比的電壓控制 信號，第一壓控延遲線根據(jù)電壓控制信號補(bǔ)償相位延遲后輸出采樣時鐘。
[0010] 作為對本發(fā)明優(yōu)選方案的進(jìn)一步改進(jìn)，所述第二延遲鎖相環(huán)電路模塊包括第二移 相模塊、第二鑒相器、第二環(huán)路濾波器、第二壓控延遲線，第二移相模塊將數(shù)模轉(zhuǎn)換器的數(shù) 字域時鐘移相后輸出移相數(shù)字域時鐘，第二鑒相器比較移相數(shù)字域時鐘與數(shù)模轉(zhuǎn)換器的模 擬域時鐘之間的相位差，經(jīng)第二環(huán)路濾波器輸出與相位差成正比的電壓控制信號，第二壓 控延遲線根據(jù)電壓控制信號補(bǔ)償相位延遲后輸出數(shù)字域時鐘。
[0011] 與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果為：
[0012] 一、本發(fā)明數(shù)模轉(zhuǎn)換器的輸入數(shù)字域部分采用多路并行結(jié)構(gòu)。數(shù)字域時鐘分頻后， 作用于輸入鎖存、數(shù)據(jù)譯碼等數(shù)字電路模塊。由于數(shù)字電路動態(tài)功耗與工作頻率成正比關(guān) 系，隨著工作頻率的下降，該措施可以有效降低數(shù)模轉(zhuǎn)換器的數(shù)字電路功耗。同時，輸入鎖 存、數(shù)據(jù)譯碼等數(shù)字電路模塊的并行結(jié)構(gòu)將數(shù)字域模塊速率要求降至數(shù)百兆赫茲范圍內(nèi)， 有效降低了數(shù)字電路模塊設(shè)計(jì)復(fù)雜度，使數(shù)字電路模塊的設(shè)計(jì)難度也相應(yīng)降低。
[0013] 二、本發(fā)明采用第一延遲鎖相環(huán)模塊，保證了輸入數(shù)據(jù)采樣時鐘相位的高度穩(wěn)定， 在高速時鐘工作條件下，保證采樣點(diǎn)穩(wěn)定位于有效數(shù)據(jù)周期內(nèi)，避免由于時鐘抖動或數(shù)據(jù) 不穩(wěn)定造成的錯采樣、漏采樣等現(xiàn)象，克服工藝、溫度、電源電壓偏差等非理想因素，引起的 數(shù)模轉(zhuǎn)換器精度損失。
[0014] 三、本發(fā)明采用第二延遲鎖相環(huán)模塊，保證了數(shù)模轉(zhuǎn)換時鐘相位的高度穩(wěn)定，在高 速時鐘工作條件下，保證數(shù)模轉(zhuǎn)換器數(shù)據(jù)經(jīng)數(shù)字域采樣、譯碼后，在開關(guān)級被高質(zhì)量的模擬 域時鐘正確采樣并轉(zhuǎn)換，采樣點(diǎn)位于數(shù)據(jù)周期的正中間，克服工藝、溫度、電源電壓偏差等 非理想因素，引起的數(shù)模轉(zhuǎn)換器精度損失。

【專利附圖】

【附圖說明】
[0015] 圖1是傳統(tǒng)的分段電流舵型數(shù)模轉(zhuǎn)換器的典型結(jié)構(gòu)框圖。
[0016] 圖2是本發(fā)明的數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)框圖。
[0017] 圖3是本發(fā)明的數(shù)模轉(zhuǎn)換器的優(yōu)選實(shí)施例的總體結(jié)構(gòu)框圖。
[0018] 圖4是圖3中的第一延遲鎖相環(huán)電路模塊DLL1結(jié)構(gòu)框圖。
[0019] 圖5是圖3中的第二延遲鎖相環(huán)電路模塊DLL2結(jié)構(gòu)框圖。
[0020] 圖6是圖3中的數(shù)模轉(zhuǎn)換器的工作時序圖。

【具體實(shí)施方式】
[0021] 下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0022] 圖2是本發(fā)明的數(shù)模轉(zhuǎn)換器的結(jié)構(gòu)框圖。該數(shù)模轉(zhuǎn)換器DAC包括：用于數(shù)模轉(zhuǎn)換 器的時鐘控制的時鐘分配模塊，用于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)的鎖存的輸入鎖存模塊，用 于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)進(jìn)行二進(jìn)制或溫度計(jì)譯碼的數(shù)據(jù)譯碼模塊，用于數(shù)模轉(zhuǎn)換器中 將數(shù)據(jù)轉(zhuǎn)換為模擬電流的開關(guān)驅(qū)動模塊，用于數(shù)模轉(zhuǎn)換器中輸出穩(wěn)定的電流的電流源陣列 模塊，用于數(shù)模轉(zhuǎn)換器中為電流源陣列提供穩(wěn)定偏置的帶隙基準(zhǔn)模塊和偏置模塊。該數(shù)模 轉(zhuǎn)換器的時鐘分配模塊包括：主要用于采樣輸入高速數(shù)據(jù)，譯碼后數(shù)據(jù)對齊的數(shù)字域時鐘 分配模塊，主要用于開關(guān)級控制，實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的模擬域時鐘分配模塊。該數(shù)模轉(zhuǎn)換器 的輸入鎖存模塊包括多個輸入鎖存子模塊，數(shù)據(jù)譯碼模塊包括多個數(shù)據(jù)譯碼子模塊，每個 輸入鎖存子模塊對應(yīng)一個數(shù)據(jù)譯碼子模塊，數(shù)據(jù)多路并行輸入到輸入鎖存子模塊鎖存再分 別由對應(yīng)數(shù)據(jù)譯碼子模塊譯碼處理。所述數(shù)模轉(zhuǎn)換器還包括用于將多路數(shù)據(jù)合并為一路的 N合一模塊，用于將數(shù)字域時鐘分頻的N分頻模塊。
[0023] 圖3是本發(fā)明的數(shù)模轉(zhuǎn)換器的優(yōu)選實(shí)施例的總體結(jié)構(gòu)框圖，該數(shù)模轉(zhuǎn)換器DAC包 括一個用于鎖定輸入數(shù)據(jù)同步時鐘沿，輸出相位穩(wěn)定的多路輸入鎖存時鐘的第一延遲鎖相 環(huán)電路模塊DLL1 ;-個用于鎖定高質(zhì)量模擬域時鐘相位，輸出數(shù)字域總時鐘的第二延遲鎖 相環(huán)電路模塊DLL2。
[0024] 圖4是本發(fā)明數(shù)模轉(zhuǎn)換器的優(yōu)選實(shí)施方式的第一延遲鎖相環(huán)電路模塊DLL1結(jié)構(gòu) 框圖。第一延遲鎖相環(huán)電路模塊DLL1包括第一移相模塊PH1、第一鑒相器HH、第一環(huán)路濾 波器LPF1、第一壓控延遲線VCDL1，第一移相模塊PH1將數(shù)模轉(zhuǎn)換器數(shù)據(jù)采樣的參考時鐘 ref_clk移相后輸出移相參考時鐘ref_clk2,第一鑒相器比較移相參考時鐘ref_clk2 與第一延遲鎖相環(huán)電路模塊DLL1的輸出采樣時鐘sample_ Clk之間的相位差，經(jīng)第一環(huán)路 濾波器LPF1輸出與相位差成正比的電壓控制信號VC1，第一壓控延遲線V⑶L1根據(jù)電壓控 制信號VC1補(bǔ)償相位延遲后輸出采樣時鐘sample_clk。
[0025] 圖5是本發(fā)明數(shù)模轉(zhuǎn)換器的優(yōu)選實(shí)施方式的第二延遲鎖相環(huán)電路模塊DLL2結(jié)構(gòu) 框圖。所述第二延遲鎖相環(huán)電路模塊DLL2包括第二移相模塊PH2、第二鑒相器TO2、第二 環(huán)路濾波器LPF2、第二壓控延遲線VCDL2,第二移相模塊PH2將數(shù)模轉(zhuǎn)換器的數(shù)字域時鐘 digital_clk移相后輸出移相數(shù)字域時鐘digital_clk2,第二鑒相器TO2比較移相數(shù)字域 時鐘digital_clk2與數(shù)模轉(zhuǎn)換器的模擬域時鐘analog_clk之間的相位差，經(jīng)第二環(huán)路濾 波器LPF2輸出與相位差成正比的電壓控制信號V C2，第二壓控延遲線V⑶L2根據(jù)電壓控制 信號補(bǔ)償相位延遲后輸出數(shù)字域時鐘digital_clk。
[0026] 如圖3所示，本發(fā)明的優(yōu)選實(shí)施例中數(shù)模轉(zhuǎn)換器DAC精度為14位，采用分段譯碼 結(jié)構(gòu)，其中高4位采用溫度計(jì)譯碼，對應(yīng)15個大小相同的電流源，低10位采用二進(jìn)制譯碼， 對應(yīng)10個成二進(jìn)制關(guān)系的電流源。數(shù)模轉(zhuǎn)換器DAC采用4路并行輸入結(jié)構(gòu)，即N為4。參 考時鐘ref_clk分為4路輸入數(shù)據(jù)采樣時鐘，包括第零路輸入數(shù)據(jù)采樣時鐘CP0、第一路輸 入數(shù)據(jù)采樣時鐘CP1、第二路輸入數(shù)據(jù)采樣時鐘CP2、第三路輸入數(shù)據(jù)采樣時鐘CP3,頻率相 同，相鄰并行通路之間采樣時鐘的相位差為90°，第一延遲鎖相環(huán)DLL1中移相值PH1設(shè)計(jì) 為45°。第一延遲鎖相環(huán)DLL1鎖定后，第零路輸入數(shù)據(jù)采樣時鐘CPO、第一路輸入數(shù)據(jù)采 樣時鐘CP1、第二路輸入數(shù)據(jù)采樣時鐘CP2、第三路輸入數(shù)據(jù)采樣時鐘CP3,相位間隔90°， 在一個輸入數(shù)據(jù)周期內(nèi)，分別采樣第零路輸入數(shù)據(jù)A0〈13:0>、第一路輸入數(shù)據(jù)Al〈13:0>、 第二路輸入數(shù)據(jù)A2〈13: 0>、第三路輸入數(shù)據(jù)A3〈13: 0>，工作時序如圖6所示。
[0027] 優(yōu)選實(shí)施例中數(shù)模轉(zhuǎn)換器DAC時鐘dac_clk頻率為2. 5GHz，即14位數(shù)模轉(zhuǎn)換器 DAC轉(zhuǎn)換速率為2. 5GSPS。模擬域時鐘analog_clk、數(shù)字域時鐘digital_clk，頻率均為 2. 5GHz，兩者相位差PH2設(shè)計(jì)為180°。四路并行輸入的數(shù)據(jù)，經(jīng)采樣譯碼后，分別輸出第零 路譯碼數(shù)據(jù)B0〈24:0>、第一路譯碼數(shù)據(jù)Bl〈24:0>、第二路譯碼數(shù)據(jù)B2〈24:0>、第三路譯碼 數(shù)據(jù)B3〈24:0>，由四合一模塊合并為一路數(shù)據(jù)DATA。第二延遲鎖相環(huán)DLL2鎖定后，模擬域 時鐘analog_clk上升沿采樣數(shù)據(jù)DATA，采樣點(diǎn)穩(wěn)定位于數(shù)據(jù)DATA周期的正中間，確保在 2. 5GHz高頻下，開關(guān)級時鐘正確采樣，實(shí)現(xiàn)高性能數(shù)模轉(zhuǎn)換。工作時序如圖6所示，在不同 工作條件下，移相值PH2可在180°附近作調(diào)整，以抵抗非理想因素對數(shù)模轉(zhuǎn)換采樣點(diǎn)的影 響。
[0028] 數(shù)模轉(zhuǎn)換器DAC輸出滿幅模擬電流值I0UTFS為20mA。電路應(yīng)用時，互補(bǔ)輸出端口 I0UT、I0UTN片外分別經(jīng)50 Ω電阻接地。
[0029] 本實(shí)施例數(shù)模轉(zhuǎn)換器采用0. 18 μ m CMOS工藝，1.8V數(shù)字電源電壓，3. 3V模擬電源 電壓設(shè)計(jì)流片，封裝后測試，并與采用圖1典型結(jié)構(gòu)設(shè)計(jì)的DAC電路測試參數(shù)作比較，結(jié)果 如下：
[0030]

【權(quán)利要求】
1. 數(shù)模轉(zhuǎn)換器，其包括：時鐘分配模塊，用于數(shù)模轉(zhuǎn)換器的時鐘控制；輸入鎖存模塊， 用于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)的鎖存； 數(shù)據(jù)譯碼模塊，用于數(shù)模轉(zhuǎn)換器中對輸入數(shù)據(jù)進(jìn)行二進(jìn)制或溫度計(jì)譯碼；開關(guān)驅(qū)動模 塊，用于數(shù)模轉(zhuǎn)換器中將數(shù)據(jù)轉(zhuǎn)換為模擬電流；電流源陣列模塊，用于數(shù)模轉(zhuǎn)換器中輸出穩(wěn) 定的電流；帶隙基準(zhǔn)模塊、偏置模塊，用于數(shù)模轉(zhuǎn)換器中為電流源陣列提供穩(wěn)定偏置，其特 征在于：所述時鐘分配模塊包括：主要用于采樣輸入高速數(shù)據(jù)，譯碼后數(shù)據(jù)對齊的數(shù)字域 時鐘分配模塊，主要用于開關(guān)級控制，實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的模擬域時鐘分配模塊；所述輸入 鎖存模塊包括多個輸入鎖存子模塊，數(shù)據(jù)譯碼模塊包括多個數(shù)據(jù)譯碼子模塊，每個輸入鎖 存子模塊對應(yīng)一個數(shù)據(jù)譯碼子模塊，數(shù)據(jù)多路并行輸入到輸入鎖存子模塊鎖存再分別由對 應(yīng)數(shù)據(jù)譯碼子模塊譯碼處理；所述數(shù)模轉(zhuǎn)換器還包括用于將多路數(shù)據(jù)合并為一路的N合一 模塊，用于將數(shù)字域時鐘分頻的N分頻模塊。
2. 按照權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于：所述數(shù)模轉(zhuǎn)換器還包括兩個延遲 鎖相環(huán)電路模塊，一個用于鎖定輸入數(shù)據(jù)同步時鐘沿，輸出相位穩(wěn)定的多路輸入鎖存時鐘 的第一延遲鎖相環(huán)電路模塊（DLL1);-個用于鎖定高質(zhì)量模擬域時鐘相位，輸出數(shù)字域總 時鐘的第二延遲鎖相環(huán)電路模塊（DLL2 )。
3. 按照權(quán)利要求2所述的數(shù)模轉(zhuǎn)換器，其特征在于：所述第一延遲鎖相環(huán)電路模塊 (DLL1)包括第一移相模塊（PH1)、第一鑒相器（PD1)、第一環(huán)路濾波器（LPF1)、第一壓控延 遲線（VCDL1)，第一移相模塊（PH1)將數(shù)模轉(zhuǎn)換器數(shù)據(jù)米樣的參考時鐘移相后輸出移相參 考時鐘，第一鑒相器（PD1)比較移相參考時鐘與第一延遲鎖相環(huán)電路模塊（DLL1)的輸出米 樣時鐘之間的相位差，經(jīng)第一環(huán)路濾波器（LPF1)輸出與相位差成正比的電壓控制信號，第 一壓控延遲線（V⑶L1)根據(jù)電壓控制信號補(bǔ)償相位延遲后輸出采樣時鐘。
4. 按照權(quán)利要求2所述的數(shù)模轉(zhuǎn)換器，其特征在于：所述第二延遲鎖相環(huán)電路模塊 (DLL2)包括第二移相模塊（PH2)、第二鑒相器（PD2)、第二環(huán)路濾波器（LPF2)、第二壓控延 遲線（VCDL2)，第二移相模塊（PH2)將數(shù)模轉(zhuǎn)換器的數(shù)字域時鐘移相后輸出移相數(shù)字域時 鐘，第二鑒相器（PD1)比較移相數(shù)字域時鐘與數(shù)模轉(zhuǎn)換器的模擬域時鐘之間的相位差，經(jīng)第 二環(huán)路濾波器（LPF2)輸出與相位差成正比的電壓控制信號，第二壓控延遲線（V⑶L2)根據(jù) 電壓控制信號補(bǔ)償相位延遲后輸出數(shù)字域時鐘。
【文檔編號】H03M1/66GK104052491SQ201410294636
【公開日】2014年9月17日 申請日期:2014年6月25日 優(yōu)先權(quán)日:2014年6月25日
【發(fā)明者】蔣穎丹, 張濤, 蘇小波, 楊霄壘 申請人:中國電子科技集團(tuán)公司第五十八研究所