一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元的制作方法
【專利摘要】本發(fā)明公開了一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，具有第一至第三輸入端，進(jìn)位輸出端以及和位輸出端，其最低工作電壓小于等于0.81V,包括：異或電路，用于產(chǎn)生和位與進(jìn)位輸出所需的異或信號；求和電路，用于輸出和位相關(guān)信號；進(jìn)位輸出電路，采用傳輸管與鏡像電路耦合輸出進(jìn)位結(jié)果，本發(fā)明的電路工作條件覆蓋所有工藝角和苛刻溫度范圍(-40℃至125℃)，沒有進(jìn)位輸出端競爭問題，適用于各種消費(fèi)類電子產(chǎn)品中計(jì)算單元模塊。
【專利說明】一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明關(guān)于一種數(shù)字集成電路領(lǐng)域的基本電路單元，特別是涉及一種可用于標(biāo)準(zhǔn) 單元庫設(shè)計(jì)的低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元。

【背景技術(shù)】
[0002] 圖形處理器單元（Graphic Processing Unit,簡稱GPU)是當(dāng)前多媒體應(yīng)用設(shè)備 最廣泛的處理單元，在圖形處理器單元中，由于電池的容量有限，系統(tǒng)中的圖形處理器需要 有極低的功耗才能延長壽命，這些處理器對于速度要求不高，這樣我們設(shè)計(jì)的低功耗電路 應(yīng)用于需要低功耗的處理器當(dāng)中。
[0003] 數(shù)據(jù)通路是處理器的核心，典型的數(shù)據(jù)通路由算術(shù)運(yùn)算單元、邏輯運(yùn)算器組合而 成，其中加法器是數(shù)據(jù)通路上最常用也是最核心的單元之一。因此降低其功耗能夠有效的 降低整個(gè)處理器的功耗。
[0004] 對1位全加器，A，B分別是第一、第二加法器輸入，Cin是第三輸入及進(jìn)位輸入，Sum 是和位輸出，Co是進(jìn)位輸出。其布爾表達(dá)式可總結(jié)為：
[0005] H = A XOR B
[0006] Sum = H XOR Cin
[0007] Co = H · Cin+AB
[0008] 其中"X0R"表示異或，" ?"表示邏輯與。
[0009] CMOS全加器電路的實(shí)現(xiàn)，一種方法是采用上面的邏輯表達(dá)式轉(zhuǎn)化成CMOS電路。 [0010]目前存在的1位CMOS全加器電路結(jié)構(gòu)中，有的采用鏡像電路結(jié)構(gòu)，如圖1所示，這 種晶體管數(shù)目較多，面積較大，速度較慢；有的采用傳輸管的電路結(jié)構(gòu)，如圖2所示，這種電 路結(jié)構(gòu)由于進(jìn)位輸出信號由傳輸管實(shí)現(xiàn)，導(dǎo)致傳輸管的控制端信號與輸入信號相關(guān)，產(chǎn)生 競爭帶來信號采集錯(cuò)誤的問題，且這種電路為了提高全加器的速度，加入更多的緩沖器使 得漏電功耗增加。


【發(fā)明內(nèi)容】

[0011] 為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之目的在于提供一種低功耗低面積無競 爭1位全加器標(biāo)準(zhǔn)單元，解決了目前已有的標(biāo)準(zhǔn)單元庫中的全加器輸出信號競爭問題以及 功耗過高的問題，實(shí)現(xiàn)了一種可用于標(biāo)準(zhǔn)單元庫中且能在各種工藝角，溫度，低電源電壓環(huán) 境下工作的低功耗低面積無競爭1位CMOS全加器電路。
[0012] 為達(dá)上述及其它目的，本發(fā)明提出一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單 兀，具有第一輸入端、第二輸入端、第三輸入端、進(jìn)位輸出端和和位輸出端，所述全加器標(biāo)準(zhǔn) 單元包括異或電路、求和電路、進(jìn)位輸出電路、第四反相器以及第五反相器，所述異或電路 產(chǎn)生和位與進(jìn)位輸出所需的異或信號，其輸入端連接所述第一輸入端與第二輸入端，輸出 端連接所述第四反相器的輸入端，以控制所述求和電路以及所述進(jìn)位輸出電路來產(chǎn)生和位 輸出和進(jìn)位輸出；所述進(jìn)位輸出電路連接所述異或電路、所述第四反相器輸出端及所述第 一輸入端、第二輸入端，采用傳輸管與鏡像電路耦合輸出進(jìn)位結(jié)果；所述求和電路連接所述 異或電路、所述第四反相器、所述進(jìn)位輸出電路以及所述第三輸入端，用于輸出和位相關(guān)信 號，所述第五反相器輸入端連接所述進(jìn)位輸出電路，輸出端為所述進(jìn)位輸出端。
[0013] 進(jìn)一步地，所述的異或電路包括第一 PMOS管、第一傳輸門、第一 NMOS管、第二NMOS 管，所述第一 PMOS管的源極與所述第一輸入端通過第一反相器連接，其柵極與所述第二輸 入端通過第二反相器連接，所述第一 PMOS管的漏極與所述第四反相器輸入信號連接，所述 第一傳輸門的第一控制端通過所述第一反相器與所述第一輸入端連接，并與所述第一 PMOS 管源極連接，第二控制端與所述第一輸入端連接，所述第一傳輸門的輸入端通過所述第二 反相器與所述第二輸入端連接，所述第一 NMOS管的漏極與所述第一傳輸門輸出端以及所 述第一 PMOS管漏端耦合在一起與所述第四反相器輸入信號連接，所述第一 NMOS管的柵極 與所述第一輸入端通過所述第一反相器連接，所述第一 NMOS管的源極與所述第二NMOS管 的漏極連接在一起，所述第二NMOS管的源極與地連接在一起，柵極與所述第二輸入端通過 所述第二反相器連接。
[0014] 進(jìn)一步地，所述進(jìn)位輸出電路包括第二傳輸門和鏡像電路，第二傳輸門的輸入端 與所述進(jìn)位輸出端通過所述第五反相器連接，其第一控制端與所述第四反相器輸出連接， 第二控制端與所述第四反相器輸入端連接；所述的鏡像電路由上拉電路和下拉電路組成， 所述上拉電路由第三PMOS管和第四PMOS管組成，所述下拉電路由第四NMOS管和第五NMOS 管組成，所述第三PMOS管的源極與電源連接，漏極與所述第四PMOS管源極連接，其柵極與 所述第五NMOS管的柵極以及所述第二輸入端相連接，所述第四PMOS管的漏極與所述第四 NMOS管漏極連接作為所述鏡像電路的輸出與所述第二傳輸門輸出耦合在一起并通過所述 第五反相器與所述進(jìn)位輸出端連接，其柵極與所述第四NMOS管的柵極以及所述第一輸入 端連接，所述第四NMOS管的源極與所述第五NMOS管漏極連接，所述第五NMOS管的源極與 地連接。
[0015] 進(jìn)一步地，所述求和電路包括第三傳輸門、第五PMOS管與第六NMOS管，所述第三 傳輸門的輸入端與所述第二傳輸門的輸出端以及所述第五PMOS管、所述第六NMOS管的柵 極連接，并與所述第三輸入端通過所述第三反相器連接，所述第三傳輸門的第一控制端與 第二控制端分別與所述第二傳輸門的第一控制端第二控制端連接，所述第三傳輸門的輸出 端與所述第五PMOS管的漏極以及所述第六NMOS管的漏極耦合在一起與所述和位輸出端連 接；所述第五PMOS的源極與所述第三傳輸門的第一控制端連接，所述第六NMOS管的源極與 所述第三傳輸門的第二控制端連接。
[0016] 進(jìn)一步地，所述第一傳輸門、第二傳輸門、第三傳輸門分別由源漏相連的一 PMOS 管和一 NMOS管組成。
[0017] 進(jìn)一步地，所述第一反相器由第八PMOS管和第九NMOS管組成，該第八PMOS管源 極與電源連接，漏極接所述第九NMOS管漏極，所述第九NMOS管源極接地，所述第八PMOS管 和所述第九NMOS管的柵極相連與所述第一輸入端連接。
[0018] 進(jìn)一步地，所述第二反相器由第九PMOS管和第十NMOS管組成，所述第九PMOS管 源極與電源連接，漏極接所述第十NMOS管漏極，所述第十NMOS管源極接地，所述第九PMOS 管和所述第十NMOS管的柵極相連與所述第二輸入端連接。
[0019] 進(jìn)一步地，所述第三反相器由第十PMOS管和第i^一 NMOS管組成，該第十PMOS管 源極與電源連接，漏極接所述第十一 NMOS管漏極，所述第十一 NMOS管源極接地，所述第十 PMOS管和所述第十一 NMOS管的柵極相連與所述第三輸入端連接。
[0020] 進(jìn)一步地，所述第四反相器由第十一 PMOS管和第十二NMOS管組成，該第十一 PMOS 管源極與電源連接，漏極接所述第十二NMOS管漏極，所述第十二NMOS管源極接地，所述第 十一 PMOS管和所述第十二NMOS管的柵極相連與所述異或電路的輸出連接。
[0021] 進(jìn)一步地，所述第五反相器由第十二PMOS管和第十三NMOS管組成，該第十二PMOS 管源極與電源連接，漏極接所述第十三NMOS管匪13漏極，所述第十三NMOS管源極接地，所 述第十二PMOS管和所述第十三NMOS管的柵極相連，并與所述進(jìn)位輸出電路的輸出連接。
[0022] 與現(xiàn)有技術(shù)相比，本發(fā)明提供了一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元通 過在進(jìn)位電路中采用鏡像層疊電路結(jié)構(gòu)，且在求和電路中采用的第三傳輸管以及第五PMOS 管和第六NMOS管的連接方式，有效的避免晶體管漏極源極與電源和地的直接連接，且在異 或信號為（H= 1)時(shí)，第五PMOS管和第六NMOS管也可幫助輸出求和端充放電，因此降低了 漏電功耗也在某些輸入狀態(tài)下提高了速度；由于進(jìn)位電路中采用的鏡像電路不像采用的傳 輸管式加法器進(jìn)位電路中采用的傳輸管結(jié)構(gòu)由于其控制端與輸入端是相關(guān)信號而產(chǎn)生競 爭的風(fēng)險(xiǎn)，且沒有毛刺的產(chǎn)生也可以減少電路的功耗，該鏡像電路可有效的避免競爭信號 的產(chǎn)生。

【專利附圖】

【附圖說明】
[0023] 圖1是現(xiàn)有技術(shù)中的一種1位全加器的鏡像CMOS電路；
[0024] 圖2是現(xiàn)有技術(shù)中的一種應(yīng)用傳輸管的1位全加器標(biāo)準(zhǔn)單元電路圖；
[0025] 圖3為本發(fā)明一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元的電路結(jié)構(gòu)示意圖；
[0026] 圖4是本發(fā)明電路結(jié)構(gòu)中各反相器的結(jié)構(gòu)示意圖；
[0027] 圖5是采用本發(fā)明全加器得到仿真驗(yàn)證原理圖；

【具體實(shí)施方式】
[0028] 以下通過特定的具體實(shí)例并結(jié)合【專利附圖】

【附圖說明】本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可 由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同 的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離 本發(fā)明的精神下進(jìn)行各種修飾與變更。
[0029] 圖3為本發(fā)明一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元的電路結(jié)構(gòu)示意圖。 如圖3所示，本發(fā)明一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，具有第一輸入端A，第二 輸入端B，第三輸入端Cin,，進(jìn)位輸出端Co和和位輸出端Sum，其包括異或電路10 (用H表 示）、進(jìn)位輸出電路20、求和電路30、第四反相器INV4以及第五反相器INV5。
[0030] 所述異或電路10連接第四反相器INV4的輸入端，控制求和電路30以及進(jìn)位輸出 電路20來產(chǎn)生和位輸出和進(jìn)位輸出，所述的異或電路10包括第一 PMOS管PM1、第一傳輸 門、第一 NMOS管NMl、第二NMOS管NM2,第一 PMOS管PMl的源極與第一輸入端A通過第一 反相器INVl連接，其柵極與第二輸入端B通過第二反相器INV2連接，所述第一 PMOS管的 漏極與第四反相器INV4輸入信號連接；第一傳輸門由源漏相連的第六PMOS管PM6和第 七NMOS管匪7組成，該第一傳輸門的第一控制端通過第一反相器INVl與第一輸入端A連 接，并與第一 PMOS管PMl源極連接，第二控制端與第一輸入端A連接，該第一傳輸門的輸入 端通過第二反相器INV2與第二輸入端B連接；所述第一 NMOS管匪1的漏極與第一傳輸門 輸出端以及第一 PMOS管PMl漏端f禹合在一起與第四反相器INV4輸入信號連接，所述第一 NMOS管匪1的柵極與第一輸入端A通過第一反相器INVl連接，第一 NMOS管匪1的源極與 第二NMOS管匪2的漏極連接在一起，第二NMOS管匪2的源極與地連接在一起，柵極與第二 輸入端B通過第二反相器INV2連接。
[0031] 所述進(jìn)位輸出電路20包括第二傳輸門和鏡像電路，第二傳輸門由源漏相連的第 二PMOS管PM2和第三NMOS管匪3組成，第二傳輸門的輸入端與輸出進(jìn)位端Co通過第五反 相器INV5連接，其第一控制端與第四反相器INV4輸出連接，第二控制端與第四反相器INV4 輸入端連接；所述的鏡像電路由上拉電路和下拉電路組成，上拉電路由第三PMOS管PM3和 第四PMOS管PM4組成，下拉電路由第四NMOS管NM4和第五NMOS管NM5組成，第三PMOS管 PM3的源極與電源連接，漏極與第四PMOS管源極連接，其柵極與第五NMOS的柵極以及第二 輸入端B相連接，第四PMOS管PM4的漏極與第四NMOS管NM4漏極連接作為鏡像電路的輸 出與第二傳輸門輸出I禹合在一起（Cob)并通過第五反相器INV5與進(jìn)位輸出端Co連接，其 柵極與第四NMOS管NM4的柵極以及第一輸入端A連接，第四NMOS管的源極與第五NMOS管 漏極連接，第五NMOS管的源極與地連接。
[0032] 所述求和電路30包括第三傳輸門、第五PMOS管PM5與第六NMOS管NM6,第三傳 輸門由源漏相連的第七PMOS管PM7和第八NMOS管NM8組成，第三傳輸門的輸入端與第二 傳輸門的輸出端以及第五PMOS管PM5、第六NMOS管NM6的柵極連接，并與第三輸入端Cin 通過第三反相器INV3連接，所述第三傳輸門的第一控制端與第二控制端分別與第二傳輸 門的第一控制端第二控制端連接，所述第三傳輸門的輸出端與第五PMOS管的漏極以及第 六NMOS管的漏極耦合在一起與和位輸出端Sum連接；所述第五PMOS管PM5的源極與第三 傳輸門的第一控制端連接，所述第六NMOS管NM6的源極第三傳輸門的第二控制端連接。
[0033] 圖4為本發(fā)明電路結(jié)構(gòu)中各反相器的結(jié)構(gòu)示意圖。如圖1所示，第一反相器INVl 由第八PMOS管PM8和第九NMOS管NM9組成，該第八PMOS管PM8源極與電源連接，漏極接 第九NMOS管NM9漏極組成輸出端Nl，第九NMOS管NM9源極接地，第八PMOS管PM8和第九 NMOS管NM9的柵極相連與第一輸入端A連接。第二反相器INV2由第九PMOS管PM9和第十 NMOS管NMlO組成，該第九PMOS管PM9源極與電源連接，漏極接第十NMOS管NMlO漏極組成 輸出端N2,第十NMOS管NMlO源極接地，第九PMOS管PM9和第十NMOS管NMlO的柵極相連 與第二輸入端B連接。第三反相器INV3由第十PMOS管PMlO和第i^一 NMOS管匪11組成， 該第十PMOS管PMlO源極與電源連接，漏極接第i^一 NMOS管匪11漏極組成輸出端Cinb，第 i^一 NMOS管NMll源極接地，第十PMOS管PMlO和第i^一 NMOS管NMll的柵極相連與第三 輸入端Cin連接。第四反相器INV4由第i^一 PMOS管PMll和第十二NMOS管匪12組成，該 第i^一 PMOS管PMll源極與電源連接，漏極接第十二NMOS管匪12漏極組成輸出端N3,第 十二NMOS管NM12源極接地，第i^一 PMOS管PMll和第十二NMOS管NM12的柵極相連與所 述異或電路10的輸出H連接。第五反相器INV5由第十二PMOS管PM12和第十三NMOS管 匪13組成，該第十二PMOS管PM12源極與電源連接，漏極接第十三NMOS管匪13漏極組成 進(jìn)位輸出端Co,第十三NMOS管NM13源極接地，第十二PMOS管PM12和第十三NMOS管NM13 的柵極相連與所述進(jìn)位輸出電路30的輸出連接。
[0034] 下面對本發(fā)明的原理作如下描述：
[0035] 本發(fā)明的目的是設(shè)計(jì)一種可用于標(biāo)準(zhǔn)單元庫中且能在各種工藝角，溫度，低電源 電壓環(huán)境下工作的低功耗低面積無競爭1位CMOS全加器電路，以克服現(xiàn)有的傳輸管型全加 器標(biāo)準(zhǔn)單元存在的功耗和輸出競爭問題。
[0036] 為了實(shí)現(xiàn)低功耗的目的，一種技術(shù)是降低電源電壓。由于電源電壓在電路功耗計(jì) 算公式中是平方項(xiàng)，降低電源電壓對降低功耗來很重要。另一種技術(shù)是采用的層疊式電路 結(jié)構(gòu)，層疊的CMOS個(gè)數(shù)越多，單個(gè)管子漏電流就越小，保證電路的所有節(jié)點(diǎn)工作在全電壓 擺幅上且沒有信號競爭問題，為了得到低功耗以及無競爭，本發(fā)明在進(jìn)位輸出電路中采用 鏡像層疊電路結(jié)構(gòu)，且在求和電路中采用的第三傳輸門以及第五PMOS管和第六NMOS管的 連接方式，有效的避免晶體管漏極源極與電源和地的直接連接，且在異或信號為（H= 1) 時(shí)，第五PMOS管和第六NMOS管也可幫助輸出求和端充放電，因此降低了漏電功耗也在某些 輸入狀態(tài)下提高了速度；由于進(jìn)位電路中采用的鏡像電路不像現(xiàn)有技術(shù)圖2中采用的傳輸 管式加法器進(jìn)位電路中采用的傳輸管結(jié)構(gòu)由于其控制端與輸入端是相關(guān)信號而產(chǎn)生競爭 的風(fēng)險(xiǎn)，且沒有毛刺的產(chǎn)生也可以減少電路的功耗，該鏡像電路可有效的避免競爭信號的 產(chǎn)生。
[0037] 仿真結(jié)果：
[0038] 4-bit進(jìn)位傳播加法器
[0039] 為了進(jìn)一步觀察N位全加器級聯(lián)后的加法器電路特性，以4位進(jìn)位傳播加法器為 例進(jìn)行仿真驗(yàn)證。由于此電路關(guān)鍵路徑為Cin到輸出Co3,出現(xiàn)在A0-A3 = 1，B0-B3 = 0的 情況，仿真結(jié)果表明Cin到輸出Co3具有最大延遲。

【權(quán)利要求】
1. 一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，具有第一輸入端、第二輸入端、第三 輸入端、進(jìn)位輸出端和和位輸出端，其特征在于：所述全加器標(biāo)準(zhǔn)單元包括異或電路、求和 電路、進(jìn)位輸出電路、第四反相器以及第五反相器，所述異或電路產(chǎn)生和位與進(jìn)位輸出所需 的異或信號，其輸入端連接所述第一輸入端與第二輸入端，輸出端連接所述第四反相器的 輸入端，以控制所述求和電路以及所述進(jìn)位輸出電路來產(chǎn)生和位輸出和進(jìn)位輸出；所述進(jìn) 位輸出電路連接所述異或電路、所述第四反相器輸出端及所述第一輸入端、第二輸入端，采 用傳輸管與鏡像電路耦合輸出進(jìn)位結(jié)果；所述求和電路連接所述異或電路、所述第四反相 器、所述進(jìn)位輸出電路以及所述第三輸入端，用于輸出和位相關(guān)信號，所述第五反相器輸入 端連接所述進(jìn)位輸出電路，輸出端為所述進(jìn)位輸出端。
2. 如權(quán)利要求1所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述的異或電路包括第一 PMOS管、第一傳輸門、第一 NMOS管、第二NMOS管，所述第一 PMOS 管的源極與所述第一輸入端通過第一反相器連接，其柵極與所述第二輸入端通過第二反相 器連接，所述第一 PMOS管的漏極與所述第四反相器輸入信號連接，所述第一傳輸門的第一 控制端通過所述第一反相器與所述第一輸入端連接，并與所述第一 PMOS管源極連接，第二 控制端與所述第一輸入端連接，所述第一傳輸門的輸入端通過所述第二反相器與所述第二 輸入端連接，所述第一 NMOS管的漏極與所述第一傳輸門輸出端以及所述第一 PMOS管漏端 耦合在一起與所述第四反相器輸入信號連接，所述第一 NMOS管的柵極與所述第一輸入端 通過所述第一反相器連接，所述第一 NMOS管的源極與所述第二NMOS管的漏極連接在一起， 所述第二NMOS管的源極與地連接在一起，柵極與所述第二輸入端通過所述第二反相器連 接。
3. 如權(quán)利要求2所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述進(jìn)位輸出電路包括第二傳輸門和鏡像電路，第二傳輸門的輸入端與所述進(jìn)位輸出端通 過所述第五反相器連接，其第一控制端與所述第四反相器輸出連接，第二控制端與所述第 四反相器輸入端連接；所述的鏡像電路由上拉電路和下拉電路組成，所述上拉電路由第三 PMOS管和第四PMOS管組成，所述下拉電路由第四NMOS管和第五NMOS管組成，所述第三 PMOS管的源極與電源連接，漏極與所述第四PMOS管源極連接，其柵極與所述第五NMOS管 的柵極以及所述第二輸入端相連接，所述第四PMOS管的漏極與所述第四NMOS管漏極連接 作為所述鏡像電路的輸出與所述第二傳輸門輸出耦合在一起并通過所述第五反相器與所 述進(jìn)位輸出端連接，其柵極與所述第四NMOS管的柵極以及所述第一輸入端連接，所述第四 NMOS管的源極與所述第五NMOS管漏極連接，所述第五NMOS管的源極與地連接。
4. 如權(quán)利要求3所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述求和電路包括第三傳輸門、第五PMOS管與第六NMOS管，所述第三傳輸門的輸入端與所 述第二傳輸門的輸出端以及所述第五PMOS管、所述第六NMOS管的柵極連接，并與所述第三 輸入端通過所述第三反相器連接，所述第三傳輸門的第一控制端與第二控制端分別與所述 第二傳輸門的第一控制端第二控制端連接，所述第三傳輸門的輸出端與所述第五PMOS管 的漏極以及所述第六NMOS管的漏極耦合在一起與所述和位輸出端連接；所述第五PMOS的 源極與所述第三傳輸門的第一控制端連接，所述第六NMOS管的源極與所述第三傳輸門的 第二控制端連接。
5. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于： 所述第一傳輸門、第二傳輸門、第三傳輸門分別由源漏相連的一 PMOS管和一 NMOS管組成。
6. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述第一反相器由第八PM0S管和第九NM0S管組成，該第八PM0S管源極與電源連接，漏極 接所述第九NM0S管漏極，所述第九NM0S管源極接地，所述第八PM0S管和所述第九NM0S管 的柵極相連與所述第一輸入端連接。
7. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述第二反相器由第九PM0S管和第十NM0S管組成，所述第九PM0S管源極與電源連接，漏 極接所述第十NM0S管漏極，所述第十NM0S管源極接地，所述第九PM0S管和所述第十NM0S 管的柵極相連與所述第二輸入端連接。
8. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述第三反相器由第十PM0S管和第十一 NM0S管組成，該第十PM0S管源極與電源連接，漏 極接所述第十一 NM0S管漏極，所述第十一 NM0S管源極接地，所述第十PM0S管和所述第 十一 NM0S管的柵極相連與所述第三輸入端連接。
9. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述第四反相器由第十一 PM0S管和第十二NM0S管組成，該第十一 PM0S管源極與電源連 接，漏極接所述第十二NM0S管漏極，所述第十二NM0S管源極接地，所述第十一 PM0S管和所 述第十二NM0S管的柵極相連與所述異或電路的輸出連接。
10. 如權(quán)利要求4所述的一種低功耗低面積無競爭1位全加器標(biāo)準(zhǔn)單元，其特征在于：所述第五反相器由第十二PM0S管和第十三NM0S管組成，該第十二PM0S管源極與電源連 接，漏極接所述第十三NM0S管匪13漏極，所述第十三NM0S管源極接地，所述第十二PM0S 管和所述第十三NM0S管的柵極相連，并與所述進(jìn)位輸出電路的輸出連接。
【文檔編號】H03K19/20GK104333371SQ201410437865
【公開日】2015年2月4日 申請日期:2014年8月29日 優(yōu)先權(quán)日:2014年8月29日
【發(fā)明者】付宇卓, 王安靜, 劉婷 申請人:上海交通大學(xué)