一種放大器輸出限幅電路的制作方法
【專利摘要】本發(fā)明公開了一種放大器輸出限幅電路，包括限幅電路和帶共模反饋的全差分運(yùn)算放大器兩部分，該電路巧妙的利用了PMOS管的閾值電壓作為限制運(yùn)放輸出幅度的最大幅值，限幅電路PMOS輸入管會隨著接入到其柵、源兩端輸出與輸入之間的差模電壓大小的變化，導(dǎo)通或截止，若差模電壓大于PMOS輸入管的閾值電壓，PMOS管導(dǎo)通，限幅電路工作，該電路具有結(jié)構(gòu)簡單，功耗極低且非常便于集成的優(yōu)點(diǎn)。
【專利說明】—種放大器輸出限幅電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明用于集成電路設(shè)計領(lǐng)域，具體涉及一種放大器輸出限幅電路。

【背景技術(shù)】
[0002]在當(dāng)前模擬CMOS集成電路設(shè)計領(lǐng)域，特別是射頻信號接收器中，通常接收器需要對接收信號的強(qiáng)度進(jìn)行量化，由于射頻信號的變化范圍較大，為了使接收信號滿足接收器的量化范圍且具有良好的線性度，通常的辦法是在接收射頻信號通路上加上自動增益控制電路，接收器根據(jù)量化后的接收信號的強(qiáng)度改變自動增益控制電路的增益，使接收信號強(qiáng)度控制在合理的可量化范圍內(nèi)。然而，這種電路結(jié)構(gòu)相對較為復(fù)雜，會造成比較大功耗與面積的開銷。當(dāng)然，也可以采取一種更為直接的方式，對射頻通路上的放大器輸出進(jìn)行合理限幅，使放大器的輸出不會隨著輸入信號的不斷增大而持續(xù)放大。


【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的問題在于:針對當(dāng)前射頻信號接收器中的技術(shù)需求與弊端，提出了一種放大器輸出限幅電路，本發(fā)明的主要特征在于:
所述電路結(jié)構(gòu)包括限幅電路和帶共模反饋的全差分運(yùn)算放大器兩部分，差分輸入信號(Vin)接放大器(DIFF_0P)的負(fù)輸入端，差分輸入信號(Vip)接放大器(DIFF_0P)的正輸入端，差分輸出信號(Vm)接放大器(DIFF_0P)的負(fù)輸出端，差分輸出信號(Vw)接放大器(DIFF_0P)的正輸出端；第一 NMOS管(NI)的漏極與第一 PMOS管(Pl)的漏極相連，同時接到第一 PMOS管(Pl)的柵極，還接到第二 PMOS管(P2)的柵極，第一 NMOS管(NI)的柵極接第二NMOS管(N2)的柵極，同時還接到第二 NMOS管(N2)的漏極，第一 NMOS管(NI)的源級接地，第二 NMOS管(N2)的漏極接第六PMOS管(P6)的漏極，第二 NMOS管(N2)的源級接地，第六PMOS管(P6)的柵極接放大器(DIFF_0P)的正輸出端(Vtff),第六PMOS管(P6)的源級接放大器(DIFF_0P)的負(fù)輸入端(VIN)，第四PMOS管(P4)的漏極接放大器(DIFF_0P)的負(fù)輸入端(Vin)，第四PMOS管(P4)的柵極接第三PMOS管(P3 )的柵極，同時還接到第三PMOS管(P3 )的漏極，第四PMOS管(P4)的源級接電源(VDD)，第三PMOS管(P3 )的漏極接第四NMOS管(N4)的漏極，第三PMOS管(P3)的源級接電源(VDD)，第四NMOS管(N4)的柵極接第三NMOS管(N3)的柵極，同時接到第三匪OS管(N3)的漏極，第四NMOS管(N4)的源級接地，第三NMOS管(N3)的漏極接第五PMOS管(P5)的漏極，第三NMOS管(N3)源級接地，第五PMOS管(P5)的柵極接放大器(DIFF_0P)的負(fù)輸出端(VM)，第五PMOS管(P5)的源級接放大器(DIFF_0P)的正輸入端(VIP)，第二 PMOS管(P2)的漏極接放大器(DIFF_0P)的正輸入端(VIP)，第二 PMOS管(P2)的源級接電源(VDD)。
[0004]本發(fā)明的主要特點(diǎn)在于:
1.在一個帶共模反饋的全差分運(yùn)算放大器電路中加入一個限幅電路，該限幅電路巧妙的利用了 PMOS輸入管的閾值電壓作為放大器輸出的最大幅值，限幅電路PMOS如入管會隨著輸入、輸出幅度的增大而導(dǎo)通，從而實(shí)現(xiàn)限幅的作用；2.該限幅電路結(jié)構(gòu)非常簡單，僅由十個MOS管組成，面積小，功耗低且便于集成。

【專利附圖】

【附圖說明】
[0005]圖1本發(fā)明提出的一種放大器輸出限幅電路結(jié)構(gòu)。

【具體實(shí)施方式】
[0006]以下結(jié)合附圖，詳細(xì)說明發(fā)明公開的一種放大器輸出限幅電路結(jié)構(gòu)。
[0007]在本發(fā)明的實(shí)施例中，如圖1所示，電路結(jié)構(gòu)包括限幅電路和帶共模反饋的全差分運(yùn)算放大器兩部分，差分輸入信號VIN接放大器DIFF_0P的負(fù)輸入端，差分輸入信號VIP接放大器DIFF_0P的正輸入端，差分輸出信號VON接放大器DIFF_0P的負(fù)輸出端，差分輸出信號VOP接放大器DIFF_0P的正輸出端；第一 NMOS管NI的漏極與第一 PMOS管Pl的漏極相連，同時接到第一 PMOS管Pl的柵極，還接到第二 PMOS管P2的柵極，第一 NMOS管NI的柵極接第二 NMOS管N2的柵極，同時還接到第二 NMOS管N2的漏極，第一 NMOS管NI的源級接地，第二 NMOS管N2的漏極接第六PMOS管P6的漏極，第二 NMOS管N2的源級接地，第六PMOS管P6的柵極接放大器DIFF_0P的正輸出端Vtff,第六PMOS管P6的源級接放大器DIFF_OP的負(fù)輸入端Vin，第四PMOS管P4的漏極接放大器DIFF_0P的負(fù)輸入端Vin，第四PMOS管P4的柵極接第三PMOS管P3的柵極，同時還接到第三PMOS管P3的漏極，第四PMOS管P4的源級接電源VDD，第三PMOS管P3的漏極接第四NMOS管N4的漏極，第三PMOS管P3的源級接電源VDD，第四NMOS管N4的柵極接第三NMOS管N3的柵極，同時接到第三NMOS管N3的漏極，第四NMOS管N4的源級接地，第三NMOS管N3的漏極接第五PMOS管P5的漏極，第三NMOS管N3源級接地，第五PMOS管P5的柵極接放大器DIFF_0P的負(fù)輸出端VM，第五PMOS管P5的源級接放大器DIFF_0P的正輸入端VIP，第二 PMOS管P2的漏極接放大器DIFF_0P的正輸入端Vip，第二 PMOS管P2的源級接電源VDD。
[0008]當(dāng)運(yùn)放的輸入輸出擺幅較小時，由于PMOS管P5的柵極，也就是運(yùn)放DIFF_0P的負(fù)輸出端Vqn與PMOS管P5的源級，也就是運(yùn)放DIFF_0P的正輸入端Vip共模電壓相等，瞬時差模電壓的最大值又小于PMOS管P5的閾值電壓，此時，PMOS管P5不會導(dǎo)通，限幅電路不工作；隨著運(yùn)放輸入擺幅的增大，輸出擺幅也會增大，當(dāng)PMOS輸入管P5的柵端電壓Vm與PMOS輸入管P5的源端電壓Vip,其瞬時差模電壓大于PMOS管P5的閾值電壓時,PMOS管P5導(dǎo)通，此時，會有電流通過NMOS管N3流向地，導(dǎo)致PMOS管P5的源端Vip電壓降低，同樣道理，當(dāng)運(yùn)放的輸入輸出擺幅較小時，由于PMOS管P6的柵極，也就是運(yùn)放DIFF_0P的正輸出端Vqp與PMOS管P5的源級，也就是運(yùn)放DIFF_0P的負(fù)輸入端Vin共模電壓相等，瞬時差模電壓的最大值又小于PMOS管P6的閾值電壓，此時，PMOS管P6不會導(dǎo)通，限幅電路不工作；隨著運(yùn)放輸入擺幅的增大，輸出擺幅也會增大，當(dāng)PMOS輸入管P6的柵端電壓Vtff與PMOS輸入管P6的源端電壓VIN，其瞬時差模電壓大于PMOS管P6的閾值電壓時，PMOS管P6導(dǎo)通，此時，會有電流通過NMOS管N2流向地，導(dǎo)致PMOS管P6的源端Vin電壓降低，從而達(dá)到限制運(yùn)放輸入信號幅度，進(jìn)一步限制運(yùn)放輸出信號幅度的目的。限幅電路通過鏡像NMOS管N3、N2，將左右兩邊電路連接在一起構(gòu)成了一個完全對稱的反饋環(huán)路，這主要是保證輸入輸出差模幅度的一致性。
[0009]綜上所述，限幅電路巧妙的利用了 PMOS管的閾值電壓作為限制運(yùn)放輸出幅度的最大幅值，使得運(yùn)放的輸出幅度得到了有效限制且保持了良好的線性度，且該電路結(jié)構(gòu)簡單，功耗極低。
【權(quán)利要求】
1.一種放大器輸出限幅電路，其特征在于，所述電路結(jié)構(gòu)包括限幅電路和帶共模反饋的全差分運(yùn)算放大器兩部分，差分輸入信號(Vin)接放大器(DIFF_OP)的負(fù)輸入端,差分輸入信號(Vip)接放大器(DIFF_OP )的正輸入端，差分輸出信號(Vm)接放大器(DIFF_OP )的負(fù)輸出端，差分輸出信號(Vtff)接放大器(DIFF_OP)的正輸出端；第一 NMOS管(NI)的漏極與第一 PMOS管(PI)的漏極相連，同時接到第一 PMOS管(PI)的柵極，還接到第二 PMOS管(P2 )的柵極，第一 NMOS管(NI)的柵極接第二 NMOS管(N2)的柵極，同時還接到第二 NMOS管(N2)的漏極，第一 NMOS管(NI)的源級接地，第二 NMOS管(N2)的漏極接第六PMOS管(P6)的漏極，第二 NMOS管(N2)的源級接地，第六PMOS管(P6)的柵極接放大器(DIFF_0P)的正輸出端第六PMOS管(P6)的源級接放大器(DIFF_0P)的負(fù)輸入端(VIN)，第四PMOS管(P4)的漏極接放大器(DIFF_0P)的負(fù)輸入端(VIN)，第四PMOS管(P4)的柵極接第三PMOS管(P3)的柵極，同時還接到第三PMOS管(P3)的漏極，第四PMOS管(P4)的源級接電源(VDD)，第三PMOS管(P3)的漏極接第四NMOS管(N4)的漏極，第三PMOS管(P3)的源級接電源(VDD)，第四NMOS管(N4)的柵極接第三NMOS管(N3)的柵極，同時接到第三NMOS管(N3)的漏極，第四NMOS管(N4)的源級接地，第三NMOS管(N3)的漏極接第五PMOS管(P5)的漏極，第三NMOS管(N3)源級接地，第五PMOS管(P5)的柵極接放大器(DIFF_0P)的負(fù)輸出端(Vw)，第五PMOS管(P5)的源級接放大器(DIFF_0P)的正輸入端(VIP)，第二 PMOS管(P2)的漏極接放大器(DIFF_0P)的正輸入端(VIP)，第二 PMOS管(P2)的源級接電源(VDD)。
【文檔編號】H03F3/45GK104242843SQ201410454699
【公開日】2014年12月24日 申請日期:2014年9月9日 優(yōu)先權(quán)日:2014年9月9日
【發(fā)明者】王志鵬 申請人:長沙景嘉微電子股份有限公司