一種基于dll的壓控環(huán)振型兩段式時間數(shù)字轉(zhuǎn)換電路的制作方法
【專利摘要】本發(fā)明公開了一種基于DLL的壓控環(huán)振型兩段式時間數(shù)字轉(zhuǎn)換電路，被測時段的數(shù)字量化采用粗計數(shù)測量與細計數(shù)分辨相結(jié)合的TDC轉(zhuǎn)換。壓控延遲單元的延遲時間受延遲鏈中延遲單元的級數(shù)與DLL調(diào)控，在DLL控制下壓控環(huán)振產(chǎn)生的高頻穩(wěn)定時鐘驅(qū)動多位偽隨機序列LFSR計數(shù)，實現(xiàn)粗計數(shù)測量功能。高段粗計數(shù)TDC承擔(dān)擴展轉(zhuǎn)換量程的作用；與此同時，采用DLL調(diào)制的N級壓控延遲環(huán)震蕩結(jié)構(gòu)，通過對環(huán)路中各節(jié)點均勻分布的相位分辨實現(xiàn)對粗測量TDC量化誤差時間的細量化，從而提高量化精度。為兼顧降低面積與減小數(shù)據(jù)誤碼的共同要求，低段TDC采用內(nèi)置的同頻冗余譯碼處理方式。
【專利說明】一種基于DLL的壓控環(huán)振型兩段式時間數(shù)字轉(zhuǎn)換電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)字時間裝換器，特別涉及一種基于DLL的壓控環(huán)振型兩段式時間數(shù)字轉(zhuǎn)換電路。

【背景技術(shù)】
[0002]時間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)電路用于完成時間精密測量的功能，即用于測量兩個異步信號之間或脈沖持續(xù)的時間間隔，將攜帶時間信息的模擬信號轉(zhuǎn)換為數(shù)字信號，進而完成對采樣并量化的時間信號的數(shù)字處理。時間測量最核心的要求是在特定測量范圍下提高時間檢測分辨率，因此TDC設(shè)計的關(guān)鍵在于提高時間測量的動態(tài)范圍。目前，TDC技術(shù)在航空航天、深空通訊、衛(wèi)星發(fā)射及監(jiān)控、地質(zhì)測繪、導(dǎo)航通信、電力傳輸和科學(xué)計量等應(yīng)用研究、國防和國民經(jīng)濟建設(shè)中有普遍的應(yīng)用，甚至已經(jīng)深入到人們社會生活的方方面面，幾乎無所不及。盡管數(shù)字CMOS技術(shù)實現(xiàn)的傳統(tǒng)TDC電路具有工藝簡單、造價低、可移植性好、工作穩(wěn)定、電路面積小等優(yōu)點，但與模擬技術(shù)實現(xiàn)的TDC電路類似，同樣存在工作不穩(wěn)定、易受外界噪聲、溫度和電壓干擾等缺點。
[0003]隨著對于時間測量的精度和測量范圍要求的不斷提高，單段式TDC已無法滿足精度和測量范圍的共同要求，而分段式TDC在拓展測量范圍的同時，仍然能夠很好的兼顧測量精度的要求，從而有效的提升高分辨率下的時間測量動態(tài)范圍，更好地滿足不同應(yīng)用的需要。隨著分段式TDC普及，分段結(jié)構(gòu)中的鏈?zhǔn)絋DC結(jié)構(gòu)面積過大、初相不定等問題日益明顯。因此，由鏈?zhǔn)絋DC發(fā)展而來的環(huán)振TDC得到了廣泛的應(yīng)用。環(huán)振TDC不僅能夠設(shè)置內(nèi)置時鐘信號的初相，抑制初相失配帶來的測量誤差項，而且環(huán)振能夠重復(fù)利用，擴展了測量范圍，或在實現(xiàn)同樣的檢測量程下占用更小的芯片面積。然而，傳統(tǒng)的環(huán)振TDC結(jié)構(gòu)分辨率受制于工藝限制，其自振蕩產(chǎn)生的頻率受電源等各類噪聲擾動、工藝和溫度漂移的影響很大，直接降低了低段位環(huán)振TDC的時間分辨率。
[0004]對于時間周期的不同處理，TDC時間檢測分為兩種類型。一種是計數(shù)型，測量時間為計數(shù)周期的整數(shù)倍，即nTc，最大量化誤差為時鐘周期；另一種為相位分辨型，將一個計數(shù)周期均勻劃分為若干等分，通過相應(yīng)位置判斷即譯碼處理，得到轉(zhuǎn)換數(shù)據(jù)輸出，最大量化誤差降低到最小相位差對應(yīng)的延遲時間。顯然，計數(shù)式TDC適合計數(shù)上限范圍的擴展，而相位分辨式TDC因量程僅為一個時鐘周期，因此特別適合測量精度的提升。對于單一的TDC，無法兼顧或同時滿足時間測試量程和測試精度的共同要求，為兼顧測量范圍與精度的共同需求，拓展時間測量的動態(tài)范圍，TDC必須采用基于計數(shù)式和相位分辨式不同性質(zhì)的兩段式以上的分段式系統(tǒng)結(jié)構(gòu)。


【發(fā)明內(nèi)容】

[0005]發(fā)明目的:針對上述現(xiàn)有技術(shù)，提出一種基于DLL的壓控環(huán)振型兩段式時間數(shù)字轉(zhuǎn)換電路，該TDC具備較高精度的時間檢測分辨率且工作穩(wěn)定不易受干擾。
[0006]技術(shù)方案:一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、高段計數(shù)型TDC、延遲鏈鎖相環(huán)、譯碼電路以及鎖存器；所述低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元，所述高段計數(shù)型TDC包括多位偽隨機序列LFSR計數(shù)器；所述延遲鏈鎖相環(huán)接外部參考時鐘，所述壓控環(huán)振單元的延遲時間通過所述延遲鏈鎖相環(huán)和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控，所述壓控環(huán)振單元輸出高頻時鐘驅(qū)動所述多位偽隨機序列LFSR計數(shù)器對待測時間進行測量得到高段計數(shù)值；所述N級延遲單元構(gòu)成的2N個多相位節(jié)點狀態(tài)經(jīng)過所述譯碼電路進行同頻冗余譯碼處理，在待測時間的Stop信號到來時，所述鎖存器用于對譯碼器輸出值進行鎖存后得到低段計數(shù)值，所述鎖存器將所述低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
[0007]進一步的，所述由N級延遲單元構(gòu)成的壓控環(huán)振單元中，第一級延遲單元為2-1多路復(fù)用選擇器，所述第二至第N級延遲單元為結(jié)構(gòu)相同的緩沖器；所述第一級延遲單元和第二至第N級延遲單元的延遲時間均相同，所述2-1多路復(fù)用選擇器為反相延時，所述第二至第N級延遲單元均為同相延時，所述2-1多路復(fù)用選擇器的第一輸入通道接外部門控信號EN以及邏輯控制電路，第二輸入通道接第N級延遲單元的反饋信號；在所述外部門控信號EN為低電平時，所述邏輯控制電路控制壓控環(huán)振單元中每一個多相位節(jié)點都預(yù)置為高電平，當(dāng)外部門控信號EN高電平到來后啟動壓控環(huán)振單元工作，當(dāng)外部門控信號EN出現(xiàn)下降沿跳變時，壓控環(huán)振單元停止工作。
[0008]進一步的，所述壓控環(huán)振單元由8級延遲單元構(gòu)成，所述同頻冗余譯碼通過在譯碼值最高位增加Ibit譯碼位Y0作為冗余仲裁位，得到譯碼輸出位Ytl-Y4的表達式為:
[0009]Y0 =氏 777 β.十 I(U
[0010]Υ\ ~ ^4?(2)
[0011]Y2=BiBB1O)
[0012]Y3=B2B B6(4)
[0013]Υ4=β-- Β5(5)
[0014]其中，B1?B8分別為第一級至第八級延遲單元的輸出相位狀態(tài)。
[0015]一種基于延遲鏈鎖相環(huán)控制的二維像素陣列檢測電路，包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、延遲鏈鎖相環(huán)、譯碼電路以及N個像素單元；其中，所述低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元，所述每個像素單元包括高段計數(shù)型TDC、鎖存器；所述延遲鏈鎖相環(huán)接外部參考時鐘，所述壓控環(huán)振單元的延遲時間通過所述延遲鏈鎖相環(huán)和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控，所述壓控環(huán)振單元輸出高頻時鐘驅(qū)動所述每個像素單元中高段計數(shù)型TDC對待測時間進行測量得到高段計數(shù)值，所述譯碼電路用于對所述壓控環(huán)振單元中N級延遲單元構(gòu)成的2Ν個多相位節(jié)點狀態(tài)實時譯碼；當(dāng)所述N個像素單元分別接收到各像素對應(yīng)的待測時間的Stop信號時，每個像素中的鎖存器用于對譯碼電路輸出的譯碼值進行鎖存后得到相應(yīng)像素單元的低段計數(shù)值，每個像素中的鎖存器將所述相應(yīng)的低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
[0016]進一步的，每個像素中的譯碼單元為采用格雷碼譯碼方式的譯碼單元。
[0017]有益效果:本發(fā)明的一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，被測時段的數(shù)字量化采用粗計數(shù)測量與細計數(shù)分辨相結(jié)合的TDC轉(zhuǎn)換。其中，粗計數(shù)測量基于高段計數(shù)型TDC實現(xiàn)，細計數(shù)采用基于時鐘周期相位分辨的低段可配置環(huán)振TDC實現(xiàn)。低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元，壓控環(huán)振單元的延遲時間受延遲鏈中延遲單元的級數(shù)與連接的延遲鏈鎖相環(huán)(DLL)調(diào)控，在DLL控制下壓控環(huán)振單元產(chǎn)生的高頻穩(wěn)定時鐘驅(qū)動高段計數(shù)型TDC計數(shù)，實現(xiàn)粗計數(shù)測量功能。高段粗計數(shù)TDC承擔(dān)擴展轉(zhuǎn)換量程的作用；與此同時，采用DLL調(diào)制的N級壓控環(huán)振單元，通過對環(huán)路中各節(jié)點均勻分布的相位分辨實現(xiàn)對粗測量TDC量化誤差時間的細量化，從而提高量化精度。為兼顧降低面積與減小數(shù)據(jù)誤碼的共同要求，低段TDC采用內(nèi)置的同頻冗余譯碼處理方式；粗計數(shù)和細計數(shù)數(shù)據(jù)通過控制邏輯串行輸出，實現(xiàn)無縫銜接，其中高段TDC采用外置譯碼，最終得到二進制碼輸出的時段測量量化數(shù)據(jù)。
[0018]提高兩段式TDC的時間檢測精度，高段TDC的關(guān)鍵在于穩(wěn)定計數(shù)時鐘周期Tc，低段TDC的關(guān)鍵在于對Tc相位的均勻劃分和分辨，以及對時鐘周期Tc初始相位的配置或控制。傳統(tǒng)非DLL控制的TDC結(jié)構(gòu)由于環(huán)振控制電壓Vctrl缺少閉環(huán)反饋控制，電源擾動和模擬噪聲干擾都會對環(huán)振頻率的穩(wěn)定性產(chǎn)生重要影響，其中心頻率隨溫度和工藝漂移而變化。為了使環(huán)振頻率穩(wěn)定性，本發(fā)明采用的壓控環(huán)振不但能夠調(diào)節(jié)時鐘頻率的寬范圍變化，而且通過對壓控信號的穩(wěn)定控制，能夠有效提高環(huán)振頻率的穩(wěn)定度，降低相位噪聲；具體為當(dāng)基于DLL控制的TDC受到擾動時，DLL中壓控延遲鏈最后一級的時鐘輸出反饋至鑒頻鑒相器，與輸入時鐘進行相位比較，調(diào)整柵控電壓使DLL中延遲單元延遲保持穩(wěn)定，不受各類變化參數(shù)的影響；即通過調(diào)整Vctrl電壓以適應(yīng)各種工作條件所需壓控電壓，從而使壓控延遲鏈的延遲單元延遲時間不變，使得環(huán)振頻率保持穩(wěn)定。同時，采用由DLL電路提供壓控信號的閉環(huán)控制方式，其控制性能相對開環(huán)結(jié)構(gòu)更為優(yōu)越，這是因為在環(huán)境發(fā)生改變時，DLL存在反饋回路能夠通過自調(diào)節(jié)維持壓控環(huán)振單元的延遲鏈延遲時間不變。
[0019]進一步的，低段TDC鎖存的壓控環(huán)振中延遲鏈的狀態(tài)數(shù)據(jù)采用同頻率碼的譯碼方式處理，該譯碼屬于中間過渡譯碼，譯碼后數(shù)據(jù)位壓縮，但該中間碼相對二進制碼，在最高位增加了一個冗余仲裁位，除最高位冗余仲裁位外，其余每一位均以同頻率碼形式完成譯碼數(shù)據(jù)的鎖存，其頻率保持與環(huán)振頻率相同，遠低于二進制譯碼的最低位頻率；各狀態(tài)節(jié)點譯碼的輸入扇入數(shù)相同，并且每一級扇入點存在相同結(jié)構(gòu)，所對應(yīng)的同頻率碼譯碼電路中的各支路電阻電容負載相同，從而實現(xiàn)每級的延時匹配。采用中間譯碼，有效的兼顧了譯碼位數(shù)減少和最低譯碼數(shù)據(jù)位頻率降低的共同需求，譯碼輸出位頻率的降低可使誤碼率大幅降低。由延遲單元構(gòu)成的壓控環(huán)振受DLL電壓控制，而該控制電壓又由驅(qū)動DLL的參考時鐘信號決定。當(dāng)參考時鐘穩(wěn)定時，DLL壓控穩(wěn)定，環(huán)振產(chǎn)生的頻率穩(wěn)定，當(dāng)外界環(huán)境改變時環(huán)振頻率不易受到影響。在溫度變化、工藝漂移和存在電源噪聲的工作條件下，壓控環(huán)振振蕩器時鐘頻率的相對變化率可控制在+/-0.2%以內(nèi)。
[0020]一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器可從單像素時間檢測擴展到二維像素陣列檢測，從而得到本發(fā)明的基于延遲鏈鎖相環(huán)控制的二維像素陣列檢測電路。其中基于時鐘周期相位分辨的低段可配置環(huán)振TDC以及譯碼電路為系統(tǒng)各像素共享，低段可配置環(huán)振TDC中的壓控環(huán)振單元產(chǎn)生的高頻時鐘為系統(tǒng)全局時鐘，而高段計數(shù)型TDC為各個像素單元所獨享，即每個像素單元均包含一個獨立的高段計數(shù)型TDC，并受系統(tǒng)環(huán)振單元產(chǎn)生的高頻時鐘信號的統(tǒng)一驅(qū)動。高頻時鐘信號經(jīng)過H樹形結(jié)構(gòu)路徑傳輸?shù)礁鱾€像素單元，這樣的傳輸結(jié)構(gòu)可消除時鐘相位偏差的影響，實現(xiàn)像素數(shù)據(jù)的一致性和均勻性。采用低段TDC系統(tǒng)共享、高段TDC像素獨享的系統(tǒng)設(shè)計，兩段式TDC因電路結(jié)構(gòu)精簡，面積??；將兩段式單像素TDC擴展為二維像素陣列型TDC，在精度和量化量程上均滿足了陣列成像應(yīng)用的需要。

【專利附圖】

【附圖說明】
[0021]圖1為一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器結(jié)構(gòu)圖；
[0022]圖2為基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器中高段計數(shù)型TDC采用的7bit LFSR(線性反饋移位寄存器)；
[0023]圖3為基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器中低段可配置環(huán)振TDC的壓控延遲單元；
[0024]圖4為一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器最終量化輸出值的低五位波形仿真圖；
[0025]圖5為基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器中7bit LFSR輸出的仿真波形圖；
[0026]圖6為兩段式時間數(shù)字轉(zhuǎn)換器擴展到像素二維陣列的電路架構(gòu)；
[0027]圖7為像素二維陣列的像素單元結(jié)構(gòu)圖。

【具體實施方式】
[0028]下面結(jié)合附圖對本發(fā)明做更進一步的解釋。
[0029]如圖1所示，一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、高段計數(shù)型TDC、延遲鏈鎖相環(huán)(DLL)、譯碼電路以及鎖存器。低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元；如圖2所示，高段計數(shù)型TDC包括7位偽隨機序列LFSR計數(shù)器。延遲鏈鎖相環(huán)采用閉環(huán)延遲線式結(jié)構(gòu)，其壓控延遲鏈(VCDL)為16級。延遲鏈鎖相環(huán)接外部參考時鐘REF，壓控環(huán)振單元的延遲時間通過延遲鏈鎖相環(huán)中電荷泵輸出的壓控電壓Vctrl和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控。壓控環(huán)振單元輸出高頻時鐘驅(qū)動7位偽隨機序列LFSR計數(shù)器對待測時間進行測量得到高段計數(shù)值，實現(xiàn)對壓控環(huán)振單元輸出高頻時鐘信號的偽隨機計數(shù)功能。8級延遲單元構(gòu)成的16個多相位節(jié)點狀態(tài)經(jīng)過譯碼電路進行同頻冗余譯碼處理；在待測時間的Stop信號到來時，鎖存器用于對譯碼器輸出值進行鎖存后得到低段計數(shù)值，鎖存器將低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
[0030]其中，由8級延遲單元構(gòu)成的壓控環(huán)振單元中，第一級延遲單元為2-1多路復(fù)用選擇器，第2至第8級延遲單元為結(jié)構(gòu)相同的緩沖器，如圖3所示。第一級延遲單元和第2至第8級延遲單元的延遲時間均相同，2-1多路復(fù)用選擇器為反相延時，第2至第8級延遲單元均為同相延時。2-1多路復(fù)用選擇器的第一輸入通道接外部門控信號EN以及邏輯控制電路，第二輸入通道接第N級延遲單元的反饋信號。
[0031]由于DLL進入鎖定狀態(tài)需要600ns左右的時間，所以在門控信號EN到來之前，DLL應(yīng)先行工作，并在門控信號EN到來之前DLL達成穩(wěn)定狀態(tài)。在門控信號EN為低電平O時，控制邏輯電路使壓控環(huán)振單元內(nèi)部每一級延遲單元都預(yù)置為高電平，當(dāng)門控信號EN高電平到來后即刻啟動壓控環(huán)振單元工作，因此起振時刻環(huán)振內(nèi)部各節(jié)點的初相確定。當(dāng)門控信號EN出現(xiàn)下降沿跳變時，環(huán)振即刻斷開，停止工作。而在門控信號EN為高電平有效區(qū)間內(nèi)，門控信號EN的到來即其上升沿(或其固定延遲)啟動計數(shù)，待測時間的Stop信號上升沿到來后則停止計數(shù)，由高段計數(shù)型TDC記錄計數(shù)結(jié)果。同時，通過2-1模擬多路開關(guān)的輸入門控信號控制，在輸入EN門控信號為低電平的條件下可將環(huán)振反饋回路斷開，停止振蕩，降低系統(tǒng)平均功耗。
[0032]為適應(yīng)數(shù)據(jù)產(chǎn)生和傳輸兩種工作模式，且減小占用面積，低段可配置環(huán)振TDC和高段計數(shù)型TDC均包含數(shù)據(jù)產(chǎn)生與數(shù)據(jù)傳輸兩種工作模式，而且兩種模式復(fù)用相同的電路結(jié)構(gòu)。在EN門控?zé)o效的期間內(nèi)，LFSR環(huán)路斷開，切換到數(shù)據(jù)串行移位模式，實現(xiàn)對TDC數(shù)據(jù)的串行輸出。由于在低段TDC中，由N級延遲單元構(gòu)成的2N個多相位節(jié)點狀態(tài)經(jīng)過同頻冗余譯碼處理后壓縮轉(zhuǎn)換數(shù)據(jù)，再與未經(jīng)譯碼的粗計數(shù)數(shù)據(jù)拼接后，通過開環(huán)LFSR配置的移位寄存器串行模式輸出；所以輸出的完整數(shù)據(jù)還需要在后臺DSP或FPGA處理器中再拆分成原有的兩段分別完成二進制譯碼，拼接得到完整的二進制TDC轉(zhuǎn)換數(shù)據(jù)。
[0033]壓控環(huán)振中8個延遲單元共有16個節(jié)點，在低段位量化時,一個周期內(nèi)相鄰節(jié)點變化一次時間間距為(1/16) Tc，Tc為外部參考時鐘REF周期。壓控環(huán)振輸出的高頻時鐘每經(jīng)過一個周期，時鐘傳輸?shù)?bit的LFSR中，高段位計數(shù)值就相應(yīng)加I。外部輸參考時鐘REF的頻率為62.5MHz，周期16ns?；趬嚎胤答佋?，每級延遲單元延遲時間為Ins。環(huán)振的輸入信號傳播在與壓控延遲鏈同一壓控電壓Vctrl調(diào)節(jié)下，每級延遲單元固有延遲時間嚴格復(fù)制壓控延遲鏈延遲單元，每級延遲時間為1ns，環(huán)振周期為16X1 = 16ns，環(huán)振周期的倒數(shù)即頻率約為62.5MHz。對于16相時鐘輸出信號，每相時鐘采用I個DFF進行鎖存，共需16個DFF，考慮結(jié)點狀態(tài)信息的冗余，只需存儲8個(連續(xù)的8個或者非連續(xù)獨立的8個)狀態(tài)結(jié)點變量；但是，較長的延遲鏈仍然會占用很大的面積，因此先對延遲鏈中各節(jié)點狀態(tài)完成譯碼，再對譯碼后的數(shù)據(jù)進行鎖存和傳輸。由于D觸發(fā)器存在建立保持時間，采用傳統(tǒng)的二進制碼和Gary碼譯碼電路，最低位信號變化頻率會顯著增加，導(dǎo)致誤碼率過高。因此，譯碼電路需要盡可能降低最低權(quán)重位信號的頻率，降低功耗、抑制誤碼率。
[0034]為此，以譯碼值最高位增加Ibit譯碼位數(shù)為代價，采用同頻率碼譯碼方式，換取低段TDC低權(quán)重位數(shù)據(jù)頻率的顯著增加。壓控環(huán)振中延遲單元的八級輸出構(gòu)成16個相位狀態(tài)，經(jīng)過緩沖級后進入譯碼電路，譯碼輸出的數(shù)據(jù)頻率相同，但譯碼輸出位增加到5bit，其中包含同頻譯碼所需增加的Ibit冗余碼。同頻譯碼邏輯作為一種中間或過渡式譯碼方式，得到譯碼輸出位YcrY4的表達式為:
[0035]yOt=bH =bS Φ1⑴
[0036]? ~ B4 ?(2)
[0037]Y2 = ? B1⑶
[0038]Jr3 = ? B6(4)
[0039]F4 - Θ B5ο
[0040]其中，B1?B8分別為第一級至第八級延遲單元的輸出相位狀態(tài)。
[0041]以上低段TDC中間過渡性質(zhì)的譯碼解決了不同路徑的匹配性問題和二進制譯碼輸出低權(quán)重位數(shù)據(jù)信號頻率倍增導(dǎo)致的高誤碼率問題，其低五位的譯碼電路如圖4所示。五條譯碼路徑都是由一個異或門組成，每級相位節(jié)點都只有一級扇入且負載相同，除Ytl作為附加的仲裁位頻率依然為輸入時鐘頻率62.5MHz外，Y1-Y4譯碼數(shù)據(jù)信號的頻率相同，為兩倍的參考時鐘頻率即125MHz，四條路徑結(jié)構(gòu)相同，匹配性良好，避免了常規(guī)二進制譯碼電路因頻率過高導(dǎo)致的D觸發(fā)器誤碼，以及因路徑延遲失配導(dǎo)致的邊沿誤碼問題。
[0042]以上單一像素的兩段式時間數(shù)字轉(zhuǎn)換電路TDC可拓展到兩維像素陣列檢測應(yīng)用。如圖6所示，一種基于延遲鏈鎖相環(huán)控制的二維像素陣列檢測電路，包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、延遲鏈鎖相環(huán)、譯碼電路以及N個像素單元。其中，低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元，每個像素單元包括高段計數(shù)型TDC、鎖存器。延遲鏈鎖相環(huán)接外部參考時鐘，壓控環(huán)振單元的延遲時間通過延遲鏈鎖相環(huán)和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控。壓控環(huán)振單元輸出高頻時鐘驅(qū)動每個像素單元中高段計數(shù)型TDC對待測時間進行測量得到高段計數(shù)值，譯碼電路用于對壓控環(huán)振單元中N級延遲單元構(gòu)成的2N個多相位節(jié)點狀態(tài)實時譯碼。當(dāng)N個像素單元分別接收到各像素對應(yīng)的待測時間的Stop信號時，每個像素中的鎖存器用于對譯碼電路輸出的譯碼值進行鎖存后得到相應(yīng)像素單元的低段計數(shù)值，每個像素中的鎖存器將其相應(yīng)的低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
[0043]其中，低段可配置環(huán)振TDC中間譯碼采用非冗余的格雷碼譯碼方式，消除Ibit冗余仲裁位的傳輸，減小像素面積或擴大測量量程，其誤碼率略高于單像素結(jié)構(gòu)中采用的冗余位譯碼方式，但仍明顯低于采用二進制譯碼方式的誤碼率。
[0044]當(dāng)上述二維像素陣列檢測電路應(yīng)用于陣列型紅外傳感測距成像時，其工作過程如下:當(dāng)門控信號EN上升沿到來時，同步發(fā)射激光信號并啟動TDC計數(shù)，當(dāng)有光信號返回并被像素單元中的傳感器接收感應(yīng)到后，經(jīng)接口電路處理產(chǎn)生穩(wěn)定的窄脈沖信號Stop信號結(jié)束TDC計數(shù)，此時兩段式時間數(shù)字轉(zhuǎn)換電路對光子發(fā)射和接受所經(jīng)歷的飛行時間TOF完成數(shù)字量轉(zhuǎn)換，并將結(jié)果串行輸出。對于經(jīng)過H樹形排列的每個像素而言，起始時間相同，但接收到信號的STOP時間不同，計數(shù)檢測的時間在允許的范圍內(nèi)各不相同。
[0045]以上的拓展到兩維像素陣列檢測應(yīng)用的兩段式時間數(shù)字轉(zhuǎn)換器還可以可根據(jù)需要將環(huán)振TDC、LFSR高段TDC與DLL電路均作為共享模塊置于系統(tǒng)像素陣列外，或者說系統(tǒng)中所有像素均共享唯一的兩段式TDC。這種全部TDC均外置的系統(tǒng)架構(gòu)與低段TDC系統(tǒng)共享、高段TDC像素獨享的架構(gòu)相比，由于高段TDC也為系統(tǒng)共享，每個像素內(nèi)均可減少I個高段TDC電路，所以可以實現(xiàn)系統(tǒng)的超低功耗。但由于高段TDC也置于像素外，導(dǎo)致需要進入像素的數(shù)據(jù)線增加了 7條。且實際像素內(nèi)的用于存儲數(shù)據(jù)的D觸發(fā)器的數(shù)量不變，也會使得像素的面積增大。在像素面積比較充分的條件下可以考慮將整個兩段式TDC配置在像素外部。
[0046]以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，其特征在于:包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、高段計數(shù)型TDC、延遲鏈鎖相環(huán)、譯碼電路以及鎖存器；所述低段可配置環(huán)振TDC包括由N級延遲單元構(gòu)成的壓控環(huán)振單元，所述高段計數(shù)型TDC包括多位偽隨機序列LFSR計數(shù)器；所述延遲鏈鎖相環(huán)接外部參考時鐘，所述壓控環(huán)振單元的延遲時間通過所述延遲鏈鎖相環(huán)和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控，所述壓控環(huán)振單元輸出高頻時鐘驅(qū)動所述多位偽隨機序列LFSR計數(shù)器對待測時間進行測量得到高段計數(shù)值；所述N級延遲單元構(gòu)成的2N個多相位節(jié)點狀態(tài)經(jīng)過所述譯碼電路進行同頻冗余譯碼處理，在待測時間的Stop信號到來時，所述鎖存器用于對譯碼器輸出值進行鎖存后得到低段計數(shù)值，所述鎖存器將所述低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
2.根據(jù)權(quán)利要求1所述的一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，其特征在于:所述由N級延遲單元構(gòu)成的壓控環(huán)振單元中，第一級延遲單元為2-1多路復(fù)用選擇器，所述第二至第N級延遲單元為結(jié)構(gòu)相同的緩沖器；所述第一級延遲單元和第二至第N級延遲單元的延遲時間均相同，所述2-1多路復(fù)用選擇器為反相延時，所述第二至第N級延遲單元均為同相延時，所述2-1多路復(fù)用選擇器的第一輸入通道接外部門控信號EN以及邏輯控制電路，第二輸入通道接第N級延遲單元的反饋信號；在所述外部門控信號EN為低電平時，所述邏輯控制電路控制壓控環(huán)振單元中每一個多相位節(jié)點都預(yù)置為高電平，當(dāng)外部門控信號EN高電平到來后啟動壓控環(huán)振單元工作，當(dāng)外部門控信號EN出現(xiàn)下降沿跳變時，壓控環(huán)振單元停止工作。
3.根據(jù)權(quán)利要求1所述的一種基于延遲鏈鎖相環(huán)控制的兩段式數(shù)字時間轉(zhuǎn)換器，其特征在于:所述壓控環(huán)振單元由8級延遲單元構(gòu)成，所述同頻冗余譯碼通過在譯碼值最高位增加lbit譯碼位\作為冗余仲裁位，得到譯碼輸出位Ycrt的表達式為: Yt!= B%= B%?\(i) Υγ = Β4? Β&(2) Υ2 = Β3 ? Β1(3) Υ3 = Β2? Β6(4) Υ4=Βι@ Bs(、) 其中，?Β8分別為第一級至第八級延遲單元的輸出相位狀態(tài)。
4.一種基于延遲鏈鎖相環(huán)控制的二維像素陣列檢測電路，其特征在于:包括基于時鐘周期相位分辨的低段可配置環(huán)振TDC、延遲鏈鎖相環(huán)、譯碼電路以及Ν個像素單元；其中，所述低段可配置環(huán)振TDC包括由Ν級延遲單元構(gòu)成的壓控環(huán)振單元，所述每個像素單元包括高段計數(shù)型TDC、鎖存器；所述延遲鏈鎖相環(huán)接外部參考時鐘，所述壓控環(huán)振單元的延遲時間通過所述延遲鏈鎖相環(huán)和壓控環(huán)振單元的延遲單元級數(shù)調(diào)控，所述壓控環(huán)振單元輸出高頻時鐘驅(qū)動所述每個像素單元中高段計數(shù)型TDC對待測時間進行測量得到高段計數(shù)值，所述譯碼電路用于對所述壓控環(huán)振單元中Ν級延遲單元構(gòu)成的2Ν個多相位節(jié)點狀態(tài)實時譯碼；當(dāng)所述Ν個像素單元分別接收到各像素對應(yīng)的待測時間的Stop信號時，每個像素中的鎖存器用于對譯碼電路輸出的譯碼值進行鎖存后得到相應(yīng)像素單元的低段計數(shù)值，每個像素中的鎖存器將所述相應(yīng)的低段計數(shù)值以及Stop信號到來時的高段計數(shù)值進行串行輸出。
5.根據(jù)權(quán)利要求4所述的一種基于延遲鏈鎖相環(huán)控制的二維像素陣列檢測電路，其特征在于:每個像素中的譯碼單元為采用格雷碼譯碼方式的譯碼單元。
【文檔編號】H03L7/099GK104300970SQ201410507854
【公開日】2015年1月21日 申請日期:2014年9月28日 優(yōu)先權(quán)日:2014年9月28日
【發(fā)明者】吳金, 宋科, 暢靈庫, 姚群, 孫東辰, 鄭麗霞, 孫偉鋒, 高新江, 張秀川 申請人:東南大學(xué)