一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路的制作方法
【專利摘要】本發(fā)明涉及一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，包括依次連接的一級時鐘選擇電路、驅(qū)動電路、二級時鐘選擇電路以及時鐘沿對準(zhǔn)電路，一級時鐘選擇電路、驅(qū)動電路以及二級時鐘選擇電路上均連接NMOS管和PMOS管，向所有NMOS管的柵端輸入同一個電壓，向所有PMOS管的柵端輸入另一個相同電壓，所有NMOS管的源端均接地，所有PMOS管的源端均接供電電壓。解決了現(xiàn)有的時鐘樹驅(qū)動電路在供電電壓抖動時會產(chǎn)生延遲，造成輸出數(shù)據(jù)眼圖變窄的技術(shù)問題，本發(fā)明的電路結(jié)構(gòu)設(shè)計簡單，但卻大大改善了電路的性能。
【專利說明】—種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路。

【背景技術(shù)】
[0002]隨著JDEDE接口標(biāo)準(zhǔn)的不斷升級，DRAM的數(shù)據(jù)輸出速率也在不斷地提升，數(shù)據(jù)輸出眼圖逐漸成為DRAM設(shè)計中一個非常關(guān)鍵的瓶頸參數(shù)。為了保證良好的數(shù)據(jù)輸出眼圖性能，DRAM中的時鐘樹電路設(shè)計變得非常關(guān)鍵。
[0003]DRAM中的數(shù)字時鐘鎖相環(huán)輸出的時鐘信號需要經(jīng)過時鐘樹驅(qū)動電路和片上輸出驅(qū)動最終輸出數(shù)據(jù)。而時鐘樹驅(qū)動電路部分的設(shè)計尤其關(guān)鍵。圖1為一個常用的DRAM中的時鐘樹驅(qū)動電路。由于時鐘樹驅(qū)動電路耗電較大，加上其一級時鐘選擇電路和二級時鐘選擇電路的使能信號隨不同的操作模式進行開關(guān)切換，由此導(dǎo)致時鐘樹電路的耗電也會有動態(tài)的切換。而在DRAM中，時鐘樹的供電電壓由內(nèi)部的LDO電壓供電模塊提供。一級時鐘選擇信號由與省電模式相關(guān)的信號生成，當(dāng)芯片進入省電模式時，時鐘樹的時鐘信號被關(guān)掉，耗電減少，電壓會有瞬態(tài)的上沖；當(dāng)退出省電模式時，時鐘開啟，耗電增大，內(nèi)部供電電壓有下降，由此會導(dǎo)致整個時鐘樹電路的傳遞延遲變慢，而且由于電壓抖動對時鐘信號的上升沿和下降沿部分的影響不同，也會導(dǎo)致時鐘樹電路的輸出信號的占空比變差。而在目前的DRAM設(shè)計中，大多是通過增加供電電壓網(wǎng)絡(luò)上的電容或者改善供電電壓生成器的性能來減少電壓抖動，以期望改善時鐘樹輸出信號的性能。但是這些方法占用了很大的芯片面積而且效果不是很理想。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有的時鐘樹驅(qū)動電路在供電電壓抖動時會產(chǎn)生延遲，造成輸出數(shù)據(jù)眼圖變窄的技術(shù)問題，本發(fā)明的時鐘樹驅(qū)動電路采用一種隨電壓變化不敏感的驅(qū)動電路設(shè)計，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間能夠保持相對穩(wěn)定，從而保證輸出數(shù)據(jù)時序穩(wěn)定，實現(xiàn)較好的數(shù)據(jù)輸出眼圖。
[0005]本發(fā)明的技術(shù)解決方案:
[0006]一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，包括依次連接的一級時鐘選擇電路、驅(qū)動電路、二級時鐘選擇電路以及時鐘沿對準(zhǔn)電路，其特殊之處在于:
[0007]所述一級時鐘選擇電路上還連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與一級時鐘選擇電路連接；
[0008]所述驅(qū)動電路上連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與驅(qū)動電路連接；
[0009]所述二級時鐘選擇電路上連接NMOS管和PMOS管，NMOS管和PMOS管的漏端均與二級時鐘選擇電路連接；
[0010]向所有NMOS管的柵端輸入同一個電壓，向所有PMOS管的柵端輸入另一個相同電壓，所有NMOS管的源端均接地，所有PMOS管的源端均接供電電壓。
[0011]還包括電流鏡像電路，所述電流鏡像電路的輸入端為一個與溫度電壓無關(guān)的參考電流Iref,所述電流鏡像電路輸出電壓vbiasn和電壓vbiasp,所述電壓vbiasn連接到所有NMOS管的柵端，所述電壓vbiasp連接到所有PMOS管的柵端。
[0012]上述電流鏡像電路的輸入端為DRAM芯片產(chǎn)生的與溫度電壓無關(guān)的參考電流Iref0
[0013]本發(fā)明所具有的優(yōu)點:
[0014]1、本發(fā)明提出了一種延遲時間穩(wěn)定的時鐘樹電路設(shè)計。其基本原理是在時鐘樹驅(qū)動電路的設(shè)計中，采用一種隨電壓變化不敏感的驅(qū)動電路設(shè)計，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間能夠保持相對穩(wěn)定，從而保證輸出時鐘信號穩(wěn)定，實現(xiàn)較好的數(shù)據(jù)輸出眼圖。
[0015]2、本發(fā)明的電路結(jié)構(gòu)設(shè)計簡單，但卻大大改善了電路的性能。

【專利附圖】

【附圖說明】
[0016]圖1為現(xiàn)有的時鐘樹驅(qū)動電路的結(jié)構(gòu)示意圖；
[0017]圖2為本發(fā)明延遲時間穩(wěn)定的時鐘樹驅(qū)動電路結(jié)構(gòu)示意圖；
[0018]圖3為本發(fā)明的電流鏡像電路示意圖。

【具體實施方式】
[0019]如圖2所示，時鐘樹電路中的主要功能模塊如下圖所示，主要包括四部分電路:一級時鐘選擇電路，驅(qū)動電路，二級時鐘選擇電路，時鐘沿對準(zhǔn)電路。還可以包括電流鏡像電路。一級時鐘選擇電路上還連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與一級時鐘選擇電路連接；驅(qū)動電路上連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與驅(qū)動電連接；二級時鐘選擇電路上連接NMOS管和PMOS管，NMOS管和PMOS管的漏端均與二級時鐘選擇電路連接；
[0020]其中clkt，clkc為從數(shù)字時鐘鎖相環(huán)輸出的一組互補時鐘信號。En_dpclk為一級時鐘使能信號，主要與省電模式操作相關(guān)。En_par為二級時鐘使能信號，主要與讀操作命令有關(guān)。Iref為DRAM芯片中與溫度電壓基本無關(guān)的參考電流。經(jīng)過電流鏡像電路生成vbiasn和vbiasp兩個電壓，分別連接到NMOS和PMOS的柵端鏡像一個固定的電流到時鐘樹電路中。圖3所示電流鏡像電路的結(jié)構(gòu)圖。當(dāng)然除了電流鏡像電路，還可以是其他現(xiàn)有技術(shù)中一些能夠產(chǎn)生電壓的電路。
[0021]對于輸入時鐘信號clkt，clkc,當(dāng)信號從低變高時，經(jīng)過PMOS管精確鏡像過來的電流Iref對內(nèi)部節(jié)點進行充電，其充電時間固定，無論供電電壓抖動大小，此時鐘信號的上升沿和延遲時間都僅有Iref決定，同理，當(dāng)信號由高變低時，經(jīng)過NMOS管鏡像過來的電流Iref對內(nèi)部電壓節(jié)點進行放電，其放電時間也不隨供電電壓變化，所以時鐘信號的下降沿和延遲時間也都相對穩(wěn)定。時鐘樹電路的每一級均經(jīng)過上述處理后，那么整個時鐘樹電路的延遲時間和輸出時鐘的占空比都會對供電電壓不敏感，從而保證較好的輸出數(shù)據(jù)眼圖。
[0022]此固定電流通過PMOS管和NMOS管對中間節(jié)點進行充電/放電，其充電/放電時間基本保持恒定。所以每一級電路的傳遞延遲僅與iref有關(guān),與內(nèi)部供電電壓的抖動基本無關(guān)。
[0023]由于DRAM芯片在不同操作模式下耗電偏差比較大，導(dǎo)致內(nèi)部供電電壓在不同模式切換時出現(xiàn)過沖或者壓降，而根據(jù)本發(fā)明所設(shè)計的時鐘樹驅(qū)動電路的時序傳遞延遲對供電電壓不敏感，由此就可以保證輸出數(shù)據(jù)的時序隨不同模式切換基本不變，保證了最終輸出數(shù)據(jù)眼圖的脈沖寬度。
【權(quán)利要求】
1.一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，包括依次連接的一級時鐘選擇電路、驅(qū)動電路、二級時鐘選擇電路以及時鐘沿對準(zhǔn)電路，其特征在于: 所述一級時鐘選擇電路上還連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與一級時鐘選擇電路連接； 所述驅(qū)動電路上連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與驅(qū)動電路連接； 所述二級時鐘選擇電路上連接NMOS管和PMOS管，NMOS管和PMOS管的漏端均與二級時鐘選擇電路連接； 向所有NMOS管的柵端輸入同一個電壓，向所有PMOS管的柵端輸入另一個相同電壓，所有NMOS管的源端均接地，所有PMOS管的源端均接供電電壓。
2.根據(jù)權(quán)利要求1所述的延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，其特征在于:還包括電流鏡像電路，所述電流鏡像電路的輸入端為一個與溫度電壓無關(guān)的參考電流Iref，所述電流鏡像電路輸出電壓vbiasn和電壓vbiasp,所述電壓vbiasn連接到所有NMOS管的柵端，所述電壓vbiasp連接到所有PMOS管的柵端。
3.根據(jù)權(quán)利要求1或2所述的延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，其特征在于:所述電流鏡像電路的輸入端為DRAM芯片產(chǎn)生的與溫度電壓無關(guān)的參考電流Iref。
【文檔編號】H03K19/003GK104320121SQ201410522174
【公開日】2015年1月28日 申請日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】賈雪絨 申請人:山東華芯半導(dǎo)體有限公司