一種線性度可控的線性調(diào)頻信號產(chǎn)生方法
【專利摘要】本發(fā)明涉及一種線性度可控的線性調(diào)頻信號產(chǎn)生方法，使用數(shù)字?jǐn)M合的方式產(chǎn)生線性調(diào)頻信號，線性度可以準(zhǔn)確的預(yù)知，具有較高的設(shè)計一致性，對外部環(huán)境的抗干擾能力較強，而且產(chǎn)生的線性調(diào)頻信號的線性度可以用相位控制編碼進(jìn)行修正和微調(diào)，對數(shù)據(jù)的存儲和讀取較DAC技術(shù)要求較低具有很好的工程實現(xiàn)能力。本發(fā)明方法與模擬方式產(chǎn)生線性調(diào)頻信號相比具有靈活、準(zhǔn)確、方便和應(yīng)用范圍廣的優(yōu)點。能夠很好的滿足對高線性度線性調(diào)頻信號應(yīng)用的各種場合。特別是其具有線性度修正功能，使得應(yīng)用更加可靠方便，具有模擬方式所無法匹敵的優(yōu)點。
【專利說明】一種線性度可控的線性調(diào)頻信號產(chǎn)生方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于雷達(dá)波形產(chǎn)生【技術(shù)領(lǐng)域】，涉及一種線性度可控的線性調(diào)頻信號產(chǎn)生方 法，采用數(shù)字頻率量化的方法，產(chǎn)生線性調(diào)頻信號，然后數(shù)字采樣分析，對線性度誤差進(jìn)行 預(yù)矯正，使得所產(chǎn)生的線性調(diào)頻信號線性度達(dá)到理想指標(biāo)。

【背景技術(shù)】
[0002] 1)直接數(shù)字頻率合成技術(shù)（DDS)
[0003] DDS是一種全數(shù)字化的頻率合成器，由相位累加器、波形R〇M、D/A轉(zhuǎn)換器和低通濾 波器構(gòu)成。時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于相位累 加 器位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化噪聲取決于R〇M的數(shù)據(jù)位字長和 D/A轉(zhuǎn)換器位數(shù)。DDS有如下優(yōu)點：（1)頻率分辨率高，輸出頻點多；(2)頻率切換速度快，可 達(dá)us量級；(3)頻率切換時相位連續(xù)；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對 參考頻率源的相位噪聲有改善作用；(6)可以產(chǎn)生任意波形；(7)全數(shù)字化實現(xiàn)，便于集成， 體積小，重量輕。本設(shè)計中的線性度可控線性調(diào)頻產(chǎn)生方法主要使用DDS875芯片完成。
[0004] 2)邏輯時序控制技術(shù)
[0005] 邏輯時序控制技術(shù)基于FPGA技術(shù)來實現(xiàn)。FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的 產(chǎn)物。它是作為專用集成電路（ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電 路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈活，同一片 FPGA通過不同的編程數(shù)據(jù)可以實現(xiàn)不同的電路功能。本設(shè)計中的FPGA完成存儲控制參數(shù) 和波形數(shù)據(jù)，時序控制等功能。
[0006] 線性調(diào)頻信號的線性度如何保證是本裝置設(shè)計的技術(shù)難點。采用模擬的方式產(chǎn)生 的線性調(diào)頻信號線性度依賴于器件的特性，并且對環(huán)境變換的抗干擾能力較差，線性度無 法保證；采用DAC技術(shù)也能夠產(chǎn)生線性調(diào)頻信號，但是對存儲容量和讀取速度要求較高。


【發(fā)明內(nèi)容】

[0007] 要解決的技術(shù)問題
[0008] 為了避免現(xiàn)有技術(shù)的不足之處，本發(fā)明提出一種線性度可控的線性調(diào)頻信號產(chǎn)生 方法。
[0009] 技術(shù)方案
[0010] -種線性度可控的線性調(diào)頻信號產(chǎn)生方法，其特征在于步驟如下：
[0011] 步驟1 :FPGA利用時序基準(zhǔn)信號產(chǎn)生時序信號，將波形量化數(shù)據(jù)按照產(chǎn)生線性調(diào) 頻信號的時間指標(biāo)輸出；
[0012] Fult =^Fref
[0013] 其中：Fout為FPGA信號的輸出頻率，F(xiàn)K為3〇位頻率控制字，F(xiàn) ref為系統(tǒng)時鐘，N為 頻率控制字的位數(shù)；
[0014] 步驟2 :采用DDS直接數(shù)字頻率合成方法，將數(shù)字量化的波形信號轉(zhuǎn)換成線性調(diào)頻 信號。
[0015] 步驟3 :對DDS輸出的線性調(diào)頻信號進(jìn)行采樣得到采樣數(shù)據(jù)，然后將采樣得到的波 形數(shù)據(jù)與理想波形數(shù)據(jù)進(jìn)行對比，得到需要調(diào)整的波形數(shù)據(jù)，然后再次利用FPGA將修正后 的波形數(shù)據(jù)送給DDS得到修正的線性調(diào)頻信號，達(dá)到線性度可控可調(diào)的目的。
[0016] 所述DDS芯片是一款高速的直接數(shù)字頻率合成芯片，最高系統(tǒng)時鐘為2. 8GHz，具 有30位的頻率控制字、11位的相位控制字、12位相位存儲器和11位的幅度存儲器DAC。
[0017] 有益效果
[0018] 本發(fā)明提出的一種線性度可控的線性調(diào)頻信號產(chǎn)生方法，使用數(shù)字?jǐn)M合的方式產(chǎn) 生線性調(diào)頻信號，線性度可以準(zhǔn)確的預(yù)知，具有較高的設(shè)計一致性，對外部環(huán)境的抗干擾能 力較強，而且產(chǎn)生的線性調(diào)頻信號的線性度可以用相位控制編碼進(jìn)行修正和微調(diào)，對數(shù)據(jù) 的存儲和讀取較DAC技術(shù)要求較低具有很好的工程實現(xiàn)能力。
[0019] 本發(fā)明方法與模擬方式產(chǎn)生線性調(diào)頻信號相比具有靈活、準(zhǔn)確、方便和應(yīng)用范圍 廣的優(yōu)點。能夠很好的滿足對高線性度線性調(diào)頻信號應(yīng)用的各種場合。特別是其具有線性 度修正功能，使得應(yīng)用更加可靠方便，具有模擬方式所無法匹敵的優(yōu)點。

【專利附圖】

【附圖說明】
[0020] 圖1 :本方法流程圖
[0021] 圖2:DDS內(nèi)部組成框圖
[0022] 圖3 :DDS配置時序關(guān)系圖

【具體實施方式】
[0023] 現(xiàn)結(jié)合實施例、附圖對本發(fā)明作進(jìn)一步描述：
[0024] 本方法主要分為三個部分，F(xiàn)PGA數(shù)字化波形及時序控制部分，DDS數(shù)模轉(zhuǎn)換部分， 數(shù)據(jù)采樣、對比、產(chǎn)生修正數(shù)據(jù)部分。
[0025] > FPGA數(shù)字化波形及時序控制
[0026] FPGA利用時序基準(zhǔn)信號產(chǎn)生相應(yīng)的時序信號，將計算好的波形量化數(shù)據(jù)按照需要 產(chǎn)生線性調(diào)頻信號的時間指標(biāo)進(jìn)行控制和輸出。
[0027] 筍DDS數(shù)模轉(zhuǎn)換
[0028] 運用 DDS (Direct Digital Frequency Synthesis，直接數(shù)字頻率合成）技術(shù)，將數(shù) 字量化的波形信號轉(zhuǎn)換成需要的線性調(diào)頻信號。
[0029] 夢數(shù)據(jù)采樣、對比、產(chǎn)生修正數(shù)據(jù)部分
[0030] 對DDS輸出的線性調(diào)頻信號進(jìn)行采樣，得到采樣數(shù)據(jù)，然后將采樣得到的波形數(shù) 據(jù)與理想波形數(shù)據(jù)進(jìn)行對比，得到需要調(diào)整的波形數(shù)據(jù)，然后再次利用FPGA將修正后的波 形數(shù)據(jù)送給DDS得到修正的線性調(diào)頻信號，達(dá)到線性度可控可調(diào)的目的。
[0031] 下面以一種線性調(diào)頻信號的產(chǎn)生為例，介紹線性度可控的線性調(diào)頻信號產(chǎn)生方 法。
[0032] 選用的DDS芯片是一款高速的直接數(shù)字頻率合成芯片，最高系統(tǒng)時鐘高達(dá) 2· 8GHz，它具有30位的頻率控制字、11位的相位控制字、12位相位存儲器和11位的幅度存 儲器（DAC)。根據(jù)奈奎斯特第一帶寬定律，當(dāng)輸入?yún)⒖紩r鐘為2. 8GHz時，理論上能夠產(chǎn)生的 最大線性調(diào)頻帶寬為1.4GHz。通過3〇位的頻率控制字實現(xiàn)頻率的遞增或者遞減來實現(xiàn)正 斜率和負(fù)斜率的線性調(diào)頻信號的產(chǎn)生。芯片通過一對50歐姆負(fù)載匹配輸出。通過11位的 相位控制字來對所產(chǎn)生的線性調(diào)頻信號進(jìn)行波形修正，實現(xiàn)線性度的可控。DDS芯片內(nèi)部組 成框圖如圖2所示。
[0033]用FPGA在進(jìn)行配置時，芯片的輸出頻率受頻率控制字控制，其間的控制關(guān)系遵從 DDS的經(jīng)典公式如下： F _4]
[0035]其中Fout為需要輸出的頻率，F(xiàn)K為30位頻率控制字,Fref為系統(tǒng)時鐘，N為頻率控 制字的位數(shù)，此處N = 30。產(chǎn)生線性調(diào)頻信號時，需要計算線性調(diào)頻的其實頻率和終止頻率 對應(yīng)的頻率控制字，然后在這兩個頻率中間進(jìn)行內(nèi)插來實現(xiàn)線性調(diào)頻的逼近。內(nèi)插的數(shù)目 越多，線性度越好，越符合線性調(diào)頻的特性。但是內(nèi)插的數(shù)目越多對應(yīng)需要的波形存儲容量 就越大。考慮到線性調(diào)頻信號的特殊性，采用累加器固定步進(jìn)累加的方式來降低存儲容量， 同時能夠保證輸出的線性度。
[0036] 和一般的DDS設(shè)計方法一樣，此處用到的DDS芯片也需要有控制器件對其工作狀 態(tài)進(jìn)行配置，同時最主要的是要實時的輸入頻率控制字對其工作頻率進(jìn)行控制和調(diào)整。根 據(jù)器件手冊的要求，采用FPGA芯片對其進(jìn)行控制。同時根據(jù)芯片工作頻率高，傳輸速度快 的特點對PCB設(shè)計進(jìn)行優(yōu)化和仿真。
[0037] 控制程序設(shè)計方面，根據(jù)DDS芯片的工作的特點，需要產(chǎn)生的控制信號有30位頻 率控制電平信號、復(fù)位信號和頻率更新信號。其中復(fù)位信號為異步復(fù)位與時序無關(guān)，頻率控 制字信號和頻率更新信號需要進(jìn)行一定的時序控制。如圖3所示。
[0038] STRP和主時鐘時序關(guān)系。CKP1脈沖寬度為一個時鐘周期，在第一個STRP下降沿 之后。CKP1的下降沿將30位數(shù)鎖存在主寄存器。兩個有效的STRP之間相隔8個時鐘周 期。數(shù)據(jù)裝載時間需要至少6個時鐘周期。根據(jù)此時序要求，我們用FPGA進(jìn)行控制時序的 設(shè)計和仿真。最終達(dá)到配置時序的要求。
[0039] 將設(shè)計好的程序加載在FPGA芯片中，控制DDS芯片產(chǎn)生寬帶的線性調(diào)頻信號，用 具有采樣功能的高速示波器對所產(chǎn)生的線性調(diào)頻信號進(jìn)行采樣，得到采樣數(shù)據(jù)。然后在 MATLAB或者其他具有運算功能的軟件中，對采樣數(shù)據(jù)得到的波形數(shù)據(jù)和理想波形數(shù)據(jù)進(jìn)行 對比，得到誤差數(shù)據(jù)。然后在理想數(shù)據(jù)中加入誤差數(shù)據(jù)，達(dá)到對波形修正的目的。
[0040] 這種方法采用數(shù)字的方式產(chǎn)生線性調(diào)頻信號，并利采樣反饋，對產(chǎn)生的線性調(diào)頻 信號的線性度進(jìn)行修正，不僅能夠?qū)π盘柋旧磉M(jìn)行修正，同時能夠?qū)ο到y(tǒng)產(chǎn)生的線性誤差 進(jìn)行修正，具有廣泛的應(yīng)用前景。
【權(quán)利要求】
1. 一種線性度可控的線性調(diào)頻信號產(chǎn)生方法，其特征在于步驟如下： 步驟1 :FPGA利用時序基準(zhǔn)信號產(chǎn)生時序信號，將波形量化數(shù)據(jù)按照產(chǎn)生線性調(diào)頻信 號的時間指標(biāo)輸出； F〇ut 其中：Fout為FPGA信號的輸出頻率，F(xiàn)KS 30位頻率控制字，F(xiàn),ef為系統(tǒng)時鐘，N為頻率 控制字的位數(shù)； 步驟2 :采用DDS直接數(shù)字頻率合成方法，將數(shù)字量化的波形信號轉(zhuǎn)換成線性調(diào)頻信 號。 步驟3 :對DDS輸出的線性調(diào)頻信號進(jìn)行采樣得到采樣數(shù)據(jù)，然后將采樣得到的波形數(shù) 據(jù)與理想波形數(shù)據(jù)進(jìn)行對比，得到需要調(diào)整的波形數(shù)據(jù)，然后再次利用FPGA將修正后的波 形數(shù)據(jù)送給DDS得到修正的線性調(diào)頻信號，達(dá)到線性度可控可調(diào)的目的。
2. 根據(jù)權(quán)利要求1所述線性度可控的線性調(diào)頻信號產(chǎn)生方法，其特征在于：所述DDS 芯片是一款高速的直接數(shù)字頻率合成芯片，最高系統(tǒng)時鐘為2. 8GHz，具有30位的頻率控制 字、11位的相位控制字、12位相位存儲器和11位的幅度存儲器DAC。
【文檔編號】H03L7/24GK104300978SQ201410536143
【公開日】2015年1月21日 申請日期:2014年10月13日 優(yōu)先權(quán)日:2014年10月13日
【發(fā)明者】王棟, 由法寶, 任亞欣, 劉洪升, 張春榮, 余鐵軍, 饒瑞楠, 曹義 申請人:西安電子工程研究所