本申請要求于2014年6月9日提交的美國專利申請序列號14/299,779的權(quán)益，其通過引用整體納入于此。

技術(shù)領(lǐng)域

本申請涉及占空比校正，尤其涉及配置成獨立地延遲未校正時鐘信號的上升沿和下降沿的占空比校正電路。

背景

雙數(shù)據(jù)速率(DDR)傳輸將數(shù)據(jù)時鐘的下降沿和上升沿兩者用于數(shù)據(jù)傳送和接收。DDR源在每個時鐘邊沿處傳送數(shù)據(jù)位或字。類似地，DDR接收機在每個時鐘邊沿處接收數(shù)據(jù)位或字。相反，以相同時鐘速率進行單數(shù)據(jù)速率傳輸將慢一倍，因為將僅使用時鐘邊沿中的一個。盡管DDR的使用由此是相當(dāng)流行的，但是由于與單邊沿數(shù)據(jù)傳輸相比它的定時要求更嚴(yán)格，它面臨數(shù)種挑戰(zhàn)。

例如，DDR時鐘應(yīng)當(dāng)具有50％的占空比?？扇菀椎仡I(lǐng)會到為何針對時鐘的上升/下降沿的50-50的占空比劃分允許接收機和發(fā)射機在每個時鐘邊沿下有可能具有的時間最多。因為占空比偏離該理想的50-50劃分，所以時鐘狀態(tài)中的一種在每個時鐘循環(huán)中具有比剩余狀態(tài)更少的時間。接收機的數(shù)據(jù)眼隨后開始針對縮短的時鐘狀態(tài)折疊，這導(dǎo)致不期望的數(shù)據(jù)傳輸錯誤。

給定爭取50％占空比的重要性，已經(jīng)實現(xiàn)了各種占空比校正電路。就此而言，DDR源將時鐘和相應(yīng)的數(shù)據(jù)兩者傳送給DDR接收機。因此數(shù)據(jù)路徑和時鐘路徑應(yīng)當(dāng)具有平衡的延遲。因為占空比校正電路被插入到時鐘路徑中，所以該占空比校正電路應(yīng)當(dāng)具有盡可能小的插入延遲以使得不增加抖動。但是常規(guī)的占空比校正電路通常具有不期望的插入延遲電平。例如，一種占空比校正技術(shù)涉及選擇性地針對上升和下降時鐘邊沿增大PMOS和NMOS器件中的切換電流。這種技術(shù)具有有限的校正范圍，因此為了實現(xiàn)較寬的校正范圍需要若干級級聯(lián)到一起，這導(dǎo)致大的插入延遲并且還要求更多的功率。

替換的常規(guī)占空比校正電路涉及使用當(dāng)前時鐘邊沿中的一個(或上升或下降)來生成半循環(huán)時鐘脈沖。為了產(chǎn)生剩余的補充時鐘邊沿以完成時鐘循環(huán)，占空比校正電路將當(dāng)前時鐘邊沿延遲半個時鐘循環(huán)并將其反相以創(chuàng)建補充邊沿。盡管這種技術(shù)與改變切換電流相比提供了更大的校正范圍，但是注意到DDR系統(tǒng)的時鐘頻率的范圍可從相對較低的頻率(諸如幾百MHz)到若干GHz。在較低的頻率處，生成補充時鐘邊沿所需的半時鐘循環(huán)延遲變得可觀。實現(xiàn)此類冗長的延遲要求相當(dāng)大量的功率。

相應(yīng)地，在本領(lǐng)域中需要具有最小抖動和失真的功率高效的改進占空比校正電路。

概述

提供了具有用于獨立地延遲未校正時鐘信號的上升沿或下降沿的上升沿可變延遲電路以及下降沿可變延遲電路的占空比校正電路。哪個可變延遲電路是活躍的取決于未校正時鐘信號的未校正占空比與經(jīng)校正時鐘信號的期望占空比的比較以及經(jīng)校正時鐘信號相對于未校正時鐘信號是否被反相。在其中經(jīng)校正時鐘信號相對于未校正時鐘信號被反相并且其中未校正占空比大于期望占空比的實施例中，下降沿可變延遲電路延遲未校正時鐘以產(chǎn)生第一經(jīng)延遲信號。在此類實施例中，在未校正占空比超過期望占空比時，上升沿可變延遲電路將不對未校正時鐘信號施加延遲來產(chǎn)生第二經(jīng)延遲信號。相反，如果在此類實施例中的經(jīng)反相的經(jīng)校正時鐘信號的未校正占空比小于期望占空比，則上升沿可變延遲電路延遲第二經(jīng)延遲信號以使得經(jīng)校正時鐘信號具有期望占空比。在未校正占空比超過期望占空比時，下降沿可變延遲電路不對第一經(jīng)延遲信號施加延遲。

在其中經(jīng)校正時鐘信號相對于未校正時鐘信號不被反相的替換實施例中，上升沿和下降沿可變延遲電路在經(jīng)校正和未校正時鐘信號兩者中延遲它們相應(yīng)的時鐘邊沿。

附圖簡述

圖1A是根據(jù)本公開的第一實施例的占空比校正電路的電路圖。

圖1B是根據(jù)本公開的第二實施例的占空比校正電路的電路圖。

圖2是根據(jù)本公開的第三實施例的占空比校正電路的電路圖。

圖3A是根據(jù)本公開的第四實施例的脈沖發(fā)生器的電路圖。

圖3B是根據(jù)本公開的第五實施例的脈沖發(fā)生器的電路圖。

圖4是用于本文所公開的各種占空比校正電路的操作方法的流程圖。

所公開的輸入接收機的各實施例及其優(yōu)勢通過參考以下詳細描述來被最好地理解。應(yīng)當(dāng)領(lǐng)會，在一個或多個附圖中所解說的相同的參考標(biāo)記被用來標(biāo)識相同的元件。

詳細描述

為了在較寬的時鐘頻率范圍上提供具有減小的抖動和失真的低功率占空比校正，提供了一種包括上升沿可變延遲電路和下降沿可變延遲電路的占空比校正電路。在占空比校正電路中哪個可變延遲電路將是活躍的取決于未校正時鐘信號的未校正占空比與經(jīng)校正時鐘信號的期望占空比的比較。就此而言，因為占空比校正電路包括上升沿和下降沿可變延遲電路兩者，所以經(jīng)校正占空比可等于任何期望值–換言之，經(jīng)校正占空比無需等于50％但可以小于或大于此量。以下討論將針對其中經(jīng)校正占空比為50％的實施例，但是將理解50％僅是可通過所公開的占空比校正電路實現(xiàn)的較寬的經(jīng)校正占空比范圍的示例。

未校正占空比與經(jīng)校正占空比之間的差異決定哪個可變延遲電路(上升沿或下降沿)將是活躍的。例如，如果未校正時鐘占空比大于期望占空比，則上升沿可變延遲電路將未校正時鐘信號的上升沿延遲一必需量以迫使經(jīng)校正時鐘信號的占空比等于期望占空比值。在此類情形中，下降沿可變延遲電路將不會引入延遲。相反，如果未校正占空比小于期望占空比，則下降沿可變延遲電路將未校正時鐘信號的下降沿延遲一必需量以迫使經(jīng)校正時鐘信號的占空比等于期望占空比值。在未校正占空比小于期望占空比時，上升沿可變延遲電路將不引入延遲。

為了生成具有期望占空比的經(jīng)校正時鐘信號，上升沿可變延遲電路和下降沿可變延遲電路可各自驅(qū)動脈沖發(fā)生器中的相應(yīng)的一對開關(guān)。例如，脈沖發(fā)生器的第一對開關(guān)可串聯(lián)在提供電源電壓VDD的電源節(jié)點與輸出節(jié)點之間。類似地，脈沖發(fā)生器的第二對開關(guān)可串聯(lián)在輸出節(jié)點與接地之間。諸如使用一對交叉耦合的反相器形成的鎖存器鎖存輸出節(jié)點的二進制電壓狀態(tài)。另一反相器可響應(yīng)于將輸出節(jié)點的二進制電壓狀態(tài)反相而驅(qū)動經(jīng)校正時鐘信號。將領(lǐng)會，輸出節(jié)點電壓的此類反關(guān)于緩沖和輸出驅(qū)動強度是有用的，但在替換實施例中可被省略。

在給定輸出節(jié)點電壓的該反相的情況下，經(jīng)校正時鐘信號可以與未校正時鐘信號異相180度。在此類情形中，延遲未校正時鐘信號的上升沿的上升沿可變延遲電路則是在調(diào)整經(jīng)校正時鐘信號的下降沿。類似地，延遲未校正時鐘信號的下降沿的下降沿可變延遲電路則是在調(diào)整經(jīng)校正時鐘信號的上升沿。在其中輸出節(jié)點電壓相對于驅(qū)動經(jīng)校正時鐘信號不被反相的替換實施例中，上升沿和下降沿可變延遲電路在經(jīng)校正和未校正時鐘信號兩者中延遲它們相應(yīng)的時鐘邊沿。

圖1A中示出了示例延遲電路100。下降沿可變延遲電路105將未校正時鐘信號延遲(若必要)為第一經(jīng)延遲信號(其在本文中也被指定為信號b)。類似地，上升沿可變延遲電路150將未校正時鐘信號延遲(若必要)為第二經(jīng)延遲信號(其在本文中也被指定為信號b')。這些可變延遲電路中的每一個響應(yīng)于控制獨立的所施加延遲量的相應(yīng)的控制信號(未解說)。就此而言，可變延遲電路(諸如延遲電路105和150)的構(gòu)造在延遲電路領(lǐng)域中是眾所周知的并且由此在本文中不作進一步討論。用于每個延遲電路105和150的控制信號可以是模擬或數(shù)字的。為了生成控制信號，占空比分析器(未解說)分析由占空比校正電路100產(chǎn)生的經(jīng)校正時鐘信號中的經(jīng)校正占空比。此類占空比分析器是任何占空比校正電路的典型部分并且由此在本文中將不作進一步討論。但是不是常規(guī)占空比校正電路的事項是如下的獨立地延遲上升沿和下降沿的能力。

反相器110將第一經(jīng)延遲信號b反相為經(jīng)反相的第一經(jīng)延遲信號(也被指定為信號a)，經(jīng)反相的第一經(jīng)延遲信號控制脈沖發(fā)生器175的第一對開關(guān)中的第一開關(guān)。例如，第一開關(guān)可包括具有與提供電源電壓VDD的電源節(jié)點的源極耦合的第一開關(guān)PMOS晶體管115。第一對開關(guān)中的第二開關(guān)可類似地包括具有與第一開關(guān)PMOS晶體管115的漏極耦合的源極的第二開關(guān)PMOS晶體管120。下降沿可變延遲電路105使用信號a來驅(qū)動第二開關(guān)PMOS晶體管120的柵極。第二開關(guān)PMOS晶體管120的漏極耦合到脈沖發(fā)生器175的輸出節(jié)點125。

在給定此類配置的情況下，輸出節(jié)點125的輸出節(jié)點電壓將被如下脈沖調(diào)節(jié)為高至電源電壓VDD。在未校正時鐘信號在其上升沿之后的合適時段內(nèi)為高時，第一開關(guān)PMOS晶體管115被導(dǎo)通，但它不能對輸出節(jié)點125充電，因為第二開關(guān)PMOS晶體管120是截止的。隨著未校正時鐘信號繼其下降沿之后轉(zhuǎn)變?yōu)榈?，第二開關(guān)晶體管120導(dǎo)通，信號b也將轉(zhuǎn)變?yōu)榈?雖然具有通過下降沿可變延遲電路150的某一延遲(若必需))。第一開關(guān)PMOS晶體管115將隨后截止，因為信號a將轉(zhuǎn)變?yōu)楦?，但這由于通過反相器110的處理延遲而相對于第二開關(guān)PMOS晶體管120的導(dǎo)通花費了某一延遲。在第二開關(guān)PMOS晶體管120在未校正時鐘信號中的下降沿之后導(dǎo)通時，輸出節(jié)點125將由此被脈沖調(diào)節(jié)至VDD。

因為信號a隨后轉(zhuǎn)變?yōu)楦?，所以第一開關(guān)PMOS晶體管115將響應(yīng)于信號b中的下降沿而截止。為了防止輸出節(jié)點125隨后隨著第一開關(guān)PMOS晶體管115截止而浮動，諸如使用交叉耦合的反相器135和140形成的鎖存器130鎖存輸出節(jié)點125的高狀態(tài)并且由此將輸出節(jié)點電壓在VDD處維持為高。因為輸出節(jié)點電壓可通過反相器145反相以形成經(jīng)校正時鐘信號，所以未校正時鐘信號的下降沿的由下降沿可變延遲電路105引入的延遲轉(zhuǎn)換為經(jīng)校正時鐘信號中的上升沿的延遲。替換地，如果輸出節(jié)點電壓沒有被反相以形成經(jīng)校正時鐘信號，則下降沿可變延遲電路105延遲經(jīng)校正時鐘信號的下降沿。

在輸出節(jié)點電壓轉(zhuǎn)變?yōu)楦咧?，其將隨后通過鎖存器130的鎖存動作保持為高直到如下通過上升沿可變延遲電路150使其為低。上升沿可變延遲電路150將未校正時鐘信號延遲(若必要)為第二經(jīng)延遲信號(其也被指定為信號b')，第二經(jīng)延遲信號控制脈沖發(fā)生器175的第二對開關(guān)中的第一開關(guān)。例如，此第一開關(guān)可包括具有耦合到輸出節(jié)點125的漏極以及由信號b'驅(qū)動的柵極的第一開關(guān)NMOS晶體管155。反相器160將來自上升沿可變延遲電路150的信號b'反相為控制第二對開關(guān)中的第二開關(guān)的經(jīng)反相的第二經(jīng)延遲信號(其也被指定為信號a')。例如，此第二開關(guān)可包括具有耦合到地的源極以及耦合到第一開關(guān)NMOS晶體管155的源極的漏極的第二開關(guān)NMOS晶體管165。反相器160使用信號a'來驅(qū)動第二開關(guān)NMOS晶體管165的柵極。

對于占空比校正電路100，輸出節(jié)點電壓將被如下脈沖調(diào)節(jié)為低。在未校正時鐘信號轉(zhuǎn)變?yōu)榈椭?，第二開關(guān)NMOS晶體管165隨著信號a'將被驅(qū)動為高而導(dǎo)通，但第二開關(guān)NMOS晶體管165不能使輸出節(jié)點125放電，因為第一開關(guān)NMOS晶體管155是截止的。隨著未校正時鐘繼上升沿之后轉(zhuǎn)變?yōu)楦?，信號b'也將轉(zhuǎn)變?yōu)楦?，雖然具有如通過上升沿可變延遲電路150實現(xiàn)的任何延遲(若必需)。第一開關(guān)NMOS晶體管155隨后導(dǎo)通。隨后將在第二開關(guān)NMOS晶體管165截止之前存在如由通過反相器160的處理延遲決定的延遲。輸出節(jié)點電壓響應(yīng)于信號b'的上升沿而由此被脈沖調(diào)節(jié)為低至接地，其進而響應(yīng)于如通過上升沿可變延遲電路150而延遲的未校正時鐘的上升沿而被脈沖調(diào)節(jié)為高。為了防止第二開關(guān)晶體管165的截止使輸出節(jié)點電壓浮動，鎖存器130鎖存輸出節(jié)點125的低狀態(tài)并且由此在未校正時鐘周期的剩余時間內(nèi)維持輸出節(jié)點電壓為低。因為輸出節(jié)點電壓被反相以形成經(jīng)校正時鐘信號，所以由上升沿可變延遲電路150引入的未校正時鐘信號的上升沿的延遲轉(zhuǎn)換成經(jīng)校正時鐘信號中的下降沿的延遲。替換地，如果輸出節(jié)點電壓沒有被反相以形成經(jīng)校正時鐘信號，則上升沿可變延遲電路150延遲經(jīng)校正時鐘信號的上升沿。

占空比校正電路100與常規(guī)占空比校正電路相比享有數(shù)個優(yōu)點。例如，占空比校正電路100的未校正時鐘頻率范圍由于獨立地延遲未校正時鐘信號的上升沿或下降沿的能力而是非常寬的。具體而言，因為無需使用一半周期延遲來創(chuàng)建補充時鐘邊沿，所以增強了低頻性能。另外，期望占空比可與50％不同，而使用半周期延遲來創(chuàng)建補充時鐘邊沿的常規(guī)占空比校正電路不能調(diào)整到除了50％占空比以外的任何占空比。另外，因為上升沿和下降沿兩者的可變延遲路徑是平衡的，所以所公開的占空比校正電路具有更好的抖動性能并且引入最小失真。

注意到，脈沖發(fā)生器175中的第一對開關(guān)中的哪個開關(guān)通過信號a相對于信號b來驅(qū)動是任意的。類似地，脈沖發(fā)生器175中的第二對開關(guān)無需按照圖1A中所示的信號a'和b'的特定次序驅(qū)動。例如，圖1B中所示的占空比校正電路170包括反相器110和160但相對于相應(yīng)的該對開關(guān)處于相反的位置。由此，反相器110使用信號a來驅(qū)動第二開關(guān)PMOS晶體管120的柵極。類似地，下降沿可變延遲電路105使用信號b來驅(qū)動第一開關(guān)PMOS晶體管115的柵極。相反，在圖1A的占空比校正電路100中，第一開關(guān)PMOS晶體管115由信號a驅(qū)動且第二開關(guān)PMOS晶體管120由信號b驅(qū)動。類似地，在占空比校正電路170中，反相器160使用信號a'來驅(qū)動第一開關(guān)NMOS晶體管155，而上升沿可變延遲電路150使用信號b'來驅(qū)動第二開關(guān)NMOS晶體管165。這些開關(guān)/信號組合在占空比校正電路100中是相反的。

在一個實施例中，下降沿可變延遲電路105和上升沿可變延遲電路150可被認為包括用于將未校正時鐘信號獨立地延遲為第一經(jīng)延遲信號和第二經(jīng)延遲信號(諸如信號b和b')的裝置。

將領(lǐng)會，可創(chuàng)建納入如關(guān)于占空比校正電路100和170所討論的獨立延遲上升沿和下降沿的特征的眾多替換實施例。就此而言，未校正時鐘可以是突發(fā)的——即，是不連續(xù)的。在此類情形中，不連續(xù)性可在占空比校正電路100中引起毛刺，因為第一開關(guān)晶體管115和155以及第二開關(guān)晶體管165和120在時鐘突發(fā)的開始處的時鐘邊沿之前將不被已知是導(dǎo)通或截止的狀態(tài)。圖2中所示的占空比校正電路200避免了這些晶體管的任何毛刺。在占空比校正電路200中，下降沿可變延遲電路105、上升沿可變延遲電路150、第一開關(guān)晶體管115和155、第二開關(guān)晶體管120和165、鎖存器130以及反相器145都如關(guān)于占空比校正電路100和170所討論的那樣操作。然而，占空比校正電路200中的反相器110由邏輯門(諸如或非(NOR)門215)代替。類似地，反相器160由驅(qū)動第一開關(guān)晶體管155的柵極的邏輯門(諸如與非(NAND)門205)代替。

控制信號驅(qū)動NAND門205的輸入，NAND門205也從上升沿可變延遲電路150接收信號b'。如果控制信號被驅(qū)動為低，則NAND門205將由此驅(qū)動信號a'為高以導(dǎo)通第一開關(guān)晶體管155，第一開關(guān)晶體管155隨后具有已知狀態(tài)而不論未校正時鐘信號的狀態(tài)如何。在控制信號被驅(qū)動為高時，NAND門205如關(guān)于反相器160所討論的那樣運行。

反相器210將控制信號反相為由NOR門215接收的經(jīng)反相的控制信號，NOR門215使用信號a來驅(qū)動第二開關(guān)PMOS晶體管120的柵極。NOR門215還從下降沿可變延遲電路105接收信號b。在控制信號為低時，NOR門215將由此不對信號b作出響應(yīng)，但將替代地使信號a接地以迫使第二開關(guān)PMOS晶體管120進入導(dǎo)通的已知狀態(tài)。在控制信號被驅(qū)動為高時，NOR門215如關(guān)于反相器110所討論的那樣運行。以此方式，占空比校正電路200在控制信號被斷言為高時可如關(guān)于占空比校正電路100所討論的類似地運行而在控制信號被斷言為低時具有已知的默認狀態(tài)。

注意到，無法確保未校正時鐘在未校正時鐘突發(fā)的開始處將具有什么狀態(tài)。在此類情形中，未校正時鐘可以為高或者它可以為低。為了防范毛刺，控制信號可在突發(fā)的開始處被解除斷言(被接地)。以此方式，第二開關(guān)晶體管120和第一開關(guān)晶體管155兩者將在時鐘突發(fā)的開始處均導(dǎo)通。未校正時鐘在突發(fā)的開始處是高還是低由此無關(guān)緊要——如果未校正時鐘為高，則上升沿延遲電路150將驅(qū)動信號b'為高以導(dǎo)通第二開關(guān)晶體管165。在未校正時鐘的上升沿之后，輸出節(jié)點125將隨后如預(yù)期地被接地。相反，如果未校正時鐘在突發(fā)的開始處為低，則下降沿延遲電路105將驅(qū)動信號b為低以使得第一開關(guān)晶體管115被導(dǎo)通。在未校正時鐘的下降沿之后，輸出節(jié)點125將隨后如預(yù)期地被充電至VDD。由此將領(lǐng)會，解除斷言控制信號防范毛刺。一旦控制信號被斷言為高，占空比校正電路200的正常操作就可如關(guān)于占空比校正電路100所討論的類似地恢復(fù)。由此，控制信號在用于定義在占空比校正電路在被啟用時被上電時輸出節(jié)點電壓的初始狀態(tài)/條件。

如針對占空比控制電路100所示的，脈沖發(fā)生器175可包括由第一和第二開關(guān)晶體管115、120、155和165形成的堆疊，以使得輸出節(jié)點電壓或被脈沖調(diào)節(jié)為高或被脈沖調(diào)節(jié)為低，如以上所討論的。但此脈沖生成可能涉及一些電流耗散。例如，在輸出節(jié)點125被鎖存為低時，反相器140中的NMOS晶體管(未解說)將使輸出節(jié)點125放電至接地。隨著第一和第二開關(guān)晶體管115和120將輸出節(jié)點125充電為高，此充電必須初始地與此導(dǎo)電的NMOS晶體管斗爭直到鎖存器130中的鎖存狀態(tài)“翻轉(zhuǎn)”其二進制狀態(tài)。在第一和第二開關(guān)晶體管155和165嘗試將輸出節(jié)點125拉低時，將發(fā)生與反相器140中的PMOS晶體管(未解說)的類似斗爭。脈沖發(fā)生器175與鎖存器130之間的這些斗爭由此可能耗散一些電流。

替換的脈沖發(fā)生器實施例具有減小的電流耗散。例如，圖3A中所示的脈沖發(fā)生器300包括第一和第二開關(guān)晶體管115、120、155和165的堆疊。但這些晶體管也涉及如下形成鎖存器。脈沖發(fā)生器300包括第一和第二開關(guān)晶體管的第二堆疊與由第一和第二開關(guān)晶體管115、120、155和165形成的堆疊并聯(lián)。具體而言，第一開關(guān)PMOS晶體管310使其源極耦合到電源節(jié)點并使漏極耦合到第二開關(guān)PMOS晶體管315的源極。第二開關(guān)PMOS晶體管315的漏極耦合到輸出節(jié)點125。第一和第二開關(guān)晶體管310和315由此類似于第一和第二開關(guān)晶體管115和120。但是它們的控制是相反的，以使得第一開關(guān)晶體管310由信號b控制而第一開關(guān)晶體管115由信號a控制。類似地，第二開關(guān)晶體管120由信號b控制，而第二開關(guān)晶體管315由信號a控制。

第一和第二開關(guān)NMOS晶體管320和325也類似于第一和第二開關(guān)晶體管155和165。第一開關(guān)晶體管320的漏極耦合到輸出節(jié)點125且其源極耦合到第二開關(guān)晶體管325的漏極。第二開關(guān)晶體管325的源極耦合到地。PMOS晶體管330耦合在第一開關(guān)晶體管115與310的漏極之間。類似地，NMOS晶體管335耦合在第一開關(guān)晶體管155與320的源極之間。反相器135在PMOS晶體管340的漏極處產(chǎn)生內(nèi)部信號c，PMOS晶體管340使其源極耦合到電源節(jié)點。使其漏極耦合到PMOS晶體管340的漏極的NMOS晶體管345完成反相器135。輸出節(jié)點125驅(qū)動反相器135中的晶體管的柵極。內(nèi)部信號c驅(qū)動晶體管330和335的柵極。

脈沖發(fā)生器300的操作利用信號a和b以及信號a'和b'的互補特性。就此而言，除了在輸出節(jié)點125被脈沖調(diào)節(jié)為高時的短時段期間以外，信號a和b具有互補狀態(tài)。類似地，除了在輸出節(jié)點125被脈沖調(diào)節(jié)為低時的短時段期間以外，信號a'和b'具有互補狀態(tài)。關(guān)于晶體管330和335，取決于內(nèi)部信號c的電壓狀態(tài)，一個晶體管將導(dǎo)電而一個晶體管將關(guān)斷。如果輸出節(jié)點125被放電，則反相器135驅(qū)動內(nèi)部信號c為高以使得晶體管335導(dǎo)電。同時，由于信號a'和b'的互補特性，第二開關(guān)晶體管165和325中的一者將導(dǎo)電。由此晶體管325將具有通過第二開關(guān)晶體管165或325中導(dǎo)電的那一個耦合到地的源極。另外，第一開關(guān)晶體管155和320中的一個也將導(dǎo)電以使得晶體管325的漏極通過導(dǎo)電的第一開關(guān)晶體管(或155或320)耦合到輸出節(jié)點125。

晶體管330類似于晶體管335，因為晶體管330將具有通過第一開關(guān)晶體管115和310中的導(dǎo)電的一個耦合到電源節(jié)點的源極端子，并且還將具有通過第二開關(guān)晶體管120和315中的導(dǎo)電的一個耦合到輸出節(jié)點125的漏極。晶體管335和330由此形成與占空比校正電路100的與反相器135交叉耦合的反相器140類似的反相器，以使得輸出節(jié)點125的電壓狀態(tài)被相應(yīng)地鎖存。不同于反相器140，在第一和第二開關(guān)晶體管115和120(以及還有310和315)正對輸出節(jié)點125充電時，晶體管335將決不會使輸出節(jié)點125放電。就此而言，假設(shè)未校正時鐘已轉(zhuǎn)變?yōu)榈鸵允沟眯盘朼和b兩者均短暫地為低。信號a'在未校正時鐘的低轉(zhuǎn)變之前已經(jīng)為低以使得第一開關(guān)晶體管320和第二開關(guān)晶體管165由于通過反相器160(圖1A和1B)的處理延遲而在未校正時鐘的低轉(zhuǎn)變之后仍將短暫地截止。但信號b'將與信號b轉(zhuǎn)變?yōu)榈痛笾峦瑫r地轉(zhuǎn)變?yōu)榈?，以使得在第一和第二開關(guān)晶體管115、310、120和315將輸出節(jié)點125脈沖調(diào)節(jié)為高時對于輸出節(jié)點125不存在到地的路徑。由此在輸出節(jié)點125被充電時不存在與放電NMOS晶體管的斗爭。

輸出節(jié)點125的放電關(guān)于未校正時鐘的每個上升沿類似地起作用。在上升沿之前，信號a為高以使得第一開關(guān)晶體管115和第二晶體管315兩者均截止。在上升沿之后，信號b被拉高，但信號a由于反相器110(圖1A和1B)中的處理延遲仍將短暫地為高。第一和第二開關(guān)晶體管155、320、165和325可由此使輸出節(jié)點125放電而無需與原本將對輸出節(jié)點125充電的任何PMOS晶體管斗爭。

替換脈沖發(fā)生器350在圖3B中示出。第一和第二開關(guān)晶體管115、120、155和165如先前所討論的那樣起作用。類似地，反相器135如關(guān)于脈沖發(fā)生器300所討論的那樣起作用。鎖存器由與反相器135交叉耦合的反相器370形成。反相器370中的PMOS晶體管375使其漏極耦合到輸出節(jié)點125并耦合到NMOS晶體管380的漏極。這些晶體管380或375中的一個將取決于內(nèi)部信號為高還是低而導(dǎo)通。但是晶體管380或375都將不與通過由第一和第二開關(guān)晶體管115、120、155和165形成的堆疊對輸出節(jié)點125的充電或放電斗爭。例如，PMOS晶體管375的源極通過并聯(lián)地排列在PMOS晶體管375的源極與電源節(jié)點之間的一對PMOS晶體管355和360來耦合到電源節(jié)點。PMOS晶體管355和360防止PMOS晶體管375對抗通過第一和第二開關(guān)晶體管155和165對輸出節(jié)點125的放電。就此而言，信號a驅(qū)動PMOS晶體管355的柵極而信號b驅(qū)動PMOS晶體管360的柵極。在未校正時鐘的上升沿之后，第一和第二開關(guān)晶體管155和165兩者將均導(dǎo)通以將輸出節(jié)點125脈沖調(diào)節(jié)為低(注意到由信號a'驅(qū)動的不論哪一個開關(guān)晶體管將僅短暫地導(dǎo)通，該開關(guān)晶體管在脈沖發(fā)生器350中是第二開關(guān)晶體管165)。在此上升沿之后，PMOS晶體管355截止。在此上升沿之后，PMOS晶體管360也截止，而同時PMOS晶體管355由于反相器110(圖1A)中的處理延遲而保持短暫地截止。由此，在輸出節(jié)點125正放電時，在PMOS晶體管375的源極處不存在至電源節(jié)點的連接，這防止了關(guān)于PMOS晶體管375的任何斗爭。

對輸出節(jié)點125的充電是類似的，因為NMOS晶體管380的源極通過并聯(lián)排列的NMOS晶體管385和390耦合到地。信號a'驅(qū)動NMOS晶體管390的柵極，而信號b'驅(qū)動NMOS晶體管385的柵極。在未校正時鐘的下降沿之前，NMOS晶體管390由此截止。在上升沿之后，NMOS晶體管385將截止，而同時NMOS晶體管390由于通過反相器160(圖1A)的處理延遲而保持短暫地截止。第一和第二開關(guān)晶體管115和120可由此對輸出節(jié)點125充電至高而無需與NMOS晶體管380的任何放電斗爭?，F(xiàn)在將討論占空比校正方法。

現(xiàn)在轉(zhuǎn)向圖4，提供了用于占空比方法的流程圖。該方法包括響應(yīng)于確定未校正時鐘信號的占空比大于期望占空比的步驟400。步驟400包括通過下降沿可變延遲電路延遲未校正時鐘信號以產(chǎn)生第一經(jīng)延遲信號，同時使未校正時鐘信號沒有延遲地通過上升沿可變延遲電路以產(chǎn)生第二經(jīng)延遲信號。此類動作的示例是例如關(guān)于在未校正占空比與期望占空比相比過高時由占空比校正電路100生成信號b和b'來討論的。

該方法包括響應(yīng)于確定未校正時鐘信號的占空比小于期望占空比的互補步驟405。步驟405包括通過上升沿可變延遲電路延遲未校正時鐘信號以產(chǎn)生第二經(jīng)延遲信號，同時使未校正時鐘信號沒有延遲地通過下降沿可變延遲電路以產(chǎn)生第一經(jīng)延遲信號。此類動作的示例是例如關(guān)于在未校正占空比與期望占空比相比過低時由占空比校正電路100生成信號b和b'來討論的。

不管未校正占空比過高還是過低，圖4的方法進一步包括響應(yīng)于第一經(jīng)延遲信號而將輸出節(jié)點電壓脈沖調(diào)節(jié)至電源電壓以及響應(yīng)于第二經(jīng)延遲信號而將輸出節(jié)點電壓脈沖調(diào)節(jié)至接地的步驟410。對例如占空比校正電路100中的輸出節(jié)點125的電壓進行脈沖調(diào)節(jié)是步驟410的示例。

如本領(lǐng)域普通技術(shù)人員至此將領(lǐng)會的并取決于手頭的具體應(yīng)用，可以在本公開的設(shè)備的材料、裝置、配置和使用方法上做出許多修改、替換和變動而不會脫離本公開的精神和范圍。有鑒于此，本公開的范圍不應(yīng)當(dāng)被限定于本文中所解說和描述的特定實施例(因為其僅是作為本公開的一些示例)，而應(yīng)當(dāng)與所附權(quán)利要求及其功能等同方案完全相當(dāng)。