本發(fā)明屬于模擬和混合信號(hào)集成電路領(lǐng)域，特別涉及一種比較器失調(diào)電壓自校正電路。

背景技術(shù)：

n位并行轉(zhuǎn)換型模數(shù)轉(zhuǎn)換器(也稱作Flash ADC或者閃爍型ADC)采用2ⁿ個(gè)比較器，把模擬信號(hào)V_in與2ⁿ個(gè)參考信號(hào)比較，再對(duì)比較器的輸出進(jìn)行編碼從而實(shí)現(xiàn)模擬信號(hào)的量化。通常2ⁿ個(gè)參考信號(hào)均勻分布在某個(gè)信號(hào)范圍內(nèi)，該信號(hào)范圍被稱為量化范圍。

圖1為一3位flash ADC電路圖，其包括8個(gè)串行連接的電阻(101、102、103、104、105、106、107、108)、7個(gè)并行工作的比較器(COM₁、COM₂、COM₃、COM₄、COM₅、COM₆、COM₇)、一個(gè)編碼電路128、模擬信號(hào)輸入端口V_in、參考電壓端口REFA、參考電壓端口REFB、和數(shù)字輸出端口D₀、D₁、D₂。

參考電壓端口REFA連接電阻108的正端，電阻108的負(fù)端連接電阻107的正端，電阻107的負(fù)端連接電阻106的正端，電阻106的負(fù)端連接電阻105的正端，電阻105的負(fù)端連接電阻104的正端，電阻104的負(fù)端連接電阻103的正端，電阻103的負(fù)端連接電阻102的正端，電阻102的負(fù)端連接電阻101的正端，電阻101的負(fù)端連接參考電壓端口REFB。

在參考電壓端口REFA、參考電壓端口REFB分別加上電壓量化范圍的最大值與最小值，在電阻108、107、106、105、104、103、102的負(fù)端便產(chǎn)生參考電壓V₇、V₆、V₅、V₄、V₃、V₂、V₁。比較器COM₇、COM₆、COM₅、COM₄、COM₃、COM₂、COM₁的正向端連接到一起接收來自端口V_in的模擬信號(hào)，負(fù)向端分別接收參考電壓V₇、V₆、V₅、V₄、V₃、V₂、V₁。

電阻101、102、103、104、105、106、107、108的阻值相等，并且比較器COM₇、COM₆、COM₅、COM₄、COM₃、COM₂、COM₁的負(fù)向端無電流流入，因此參考電壓V₇、V₆、V₅、V₄、V₃、V₂、V₁均勻分布在端口電壓REFA與REFB之間，如圖2所示。

由圖2可見，參考電壓V₁、V₂、V₃、V₄、V₅、V₆、V₇把信號(hào)區(qū)間[REFB，REFA]劃分成了8個(gè)相等的間隔。當(dāng)模擬信號(hào)輸入端口V_in信號(hào)從低到高變化，超過某個(gè)超考電壓V_i(i＝1～7)時(shí)，相應(yīng)比較器COM_i的輸出翻轉(zhuǎn)，即比較器COM₁、COM₂、COM₃、COM₄、COM₅、COM₆、COM₇的輸出對(duì)圖2中的8個(gè)信號(hào)區(qū)間進(jìn)行了標(biāo)識(shí)和編碼。

本領(lǐng)域的技術(shù)人員知道圖1中的比較器COM₁、COM₂、COM₃、COM₄、COM₅、COM₆、COM₇輸出編碼為溫度計(jì)碼，該編碼的缺點(diǎn)是需要大量的信號(hào)線，并且編碼效率太低，存在大量的碼浪費(fèi)。比較器COM₁、COM₂、COM₃、COM₄、COM₅、COM₆、COM₇的輸出連接到編碼電路128，實(shí)現(xiàn)溫度計(jì)碼到二進(jìn)制碼轉(zhuǎn)換，最終在輸出端口D₀、D₁、D₂輸出3位二進(jìn)制碼。

圖1電路的實(shí)際實(shí)現(xiàn)中，比較器存在失調(diào)，特別是基于CMOS工藝的比較器失調(diào)更加嚴(yán)重。這樣，圖1中比較器實(shí)際的參考電壓是電阻串產(chǎn)生的參考電壓加上失調(diào)電壓，如圖3。在圖3中用電壓源VO₁、VO₂、VO₃、VO₄、VO₅、VO₆、VO₇分別表示比較器COM₁、COM₂、COM₃、COM₄、COM₅、COM₆、COM₇失調(diào)電壓。這樣比較器COM_i(i＝1～7)實(shí)際看到的參考電壓是(V_i+VO_i)。失調(diào)電壓VO_i(i＝1～7)具有隨機(jī)性，對(duì)于不同的比較器，不同的工藝條件，不同的芯片，失調(diào)電壓都不一樣。電路設(shè)計(jì)人員無法預(yù)知失調(diào)電壓的具體值，只能得到一些統(tǒng)計(jì)結(jié)果。

當(dāng)falsh ADC的精度很高時(shí)(如6位或者8位轉(zhuǎn)換精度)，相鄰參考電壓間的差很小。如果圖3中比較器失調(diào)電壓使得比較器COM_i(i＝1～7)看到的參考電壓大于比較器COM_i+1看到的參考電壓，就會(huì)造成flash ADC出現(xiàn)失碼。如圖4，由于失調(diào)，比較器COM₄看到的參考電壓(V₄+VO₄)小于比較器COM₃看到的參考電壓(V₃+VO₃)。這樣當(dāng)圖3中模擬輸入信號(hào)V_in從小變到大時(shí)，比較器COM₄先翻轉(zhuǎn)，比較器COM₃后翻轉(zhuǎn)，造成失碼。

傳統(tǒng)的減小比較失調(diào)的方法是采用較大的器件尺寸，這樣會(huì)增加電路的功耗并降低了電路的工作速度。

本發(fā)明通過一自校正過程，用一芯片外接的或者芯片內(nèi)部產(chǎn)生的參考信號(hào)來校正比較器的失調(diào)電壓，從而消除flash ADC的失碼、提高DNL和INL性能指標(biāo)。另外通過失調(diào)校正后，比較器可以采用較小尺寸的器件來實(shí)現(xiàn)，提高了比較器的速度。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種比較器失調(diào)電壓自校正電路，包括一比較器123、一失調(diào)數(shù)字調(diào)節(jié)電路122、一逐次逼近寄存器121、一多路選擇器125、一使能端口EN、一時(shí)鐘端口CLK、一參考電壓輸入端口V_r、一模擬信號(hào)輸入端口V_in、一校正電壓輸入端口V_cal和一輸出端口VOUT。

所述比較器失調(diào)電壓自校正電路120的端口V_r用于接收參考電壓，端口V_cal用于接收一校正電壓，該校正電壓可以由同一芯片上的高精度DAC產(chǎn)生，也可以由測(cè)試儀器產(chǎn)生，通過芯片引腳接入芯片。模擬信號(hào)輸入端口V_in用于接收模擬信號(hào)。輸出端口VOUT用于輸出比較結(jié)果。正常工作時(shí)多路選擇器125連接模擬信號(hào)輸入端口V_in，校正的時(shí)候多路選擇器連接正電壓輸入端口V_cal。

所述比較器失調(diào)電壓自校正電路120的參考電壓輸入端口V_r連接失調(diào)數(shù)字調(diào)節(jié)電路122的端口A，失調(diào)數(shù)字調(diào)節(jié)電路122的端口B連接比較器123的負(fù)相輸入端，比較器123的正相輸入端連接多路選擇器125的輸出端口。多路選擇器的1號(hào)輸入端口連接校正電壓輸入端口V_cal，2號(hào)輸入端口連接模擬信號(hào)輸入端口V_in。比較器123的輸出端連接逐次逼近寄存器121的數(shù)據(jù)輸入端D_in，逐次逼近寄存器121的使能端EN連接比較器失調(diào)電壓自校正電路120的使能端口EN，逐次逼近寄存器121的時(shí)鐘端CLK連接比較器失調(diào)電壓自校正電路120的時(shí)鐘端口CLK。逐次逼近寄存器121數(shù)據(jù)輸出端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇輸出數(shù)據(jù)信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。數(shù)據(jù)信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇分別控制失調(diào)數(shù)字調(diào)節(jié)電路122的數(shù)據(jù)端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

所述失調(diào)數(shù)字調(diào)節(jié)電路122的端口B與端口A間的電壓V_AB與其數(shù)據(jù)端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇間的關(guān)系是一帶偏移量V_s/2的加權(quán)求和關(guān)系，最低權(quán)重位是D₀，最高權(quán)重位是D₇，最小變化步長(zhǎng)是V_s/2⁸。

根據(jù)連接關(guān)系，所述比較器123負(fù)向端V_M的電勢(shì)為參考電壓輸入端口V_r電壓與失調(diào)數(shù)字調(diào)節(jié)電路122端口壓降V_AB之和。

所述比較器失調(diào)電壓自校正電路120的校正過程如下：

開始，比較器失調(diào)電壓自校正電路120使能端口EN信號(hào)為低電平，逐次逼近寄存器121復(fù)位，數(shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀為默認(rèn)值10000000，失調(diào)數(shù)字調(diào)節(jié)電路122端口壓降V_AB為0。比較器負(fù)相輸入端V_M電勢(shì)等于參考電壓V_r與比較器失調(diào)電壓之和。

之后，使能信號(hào)EN從低電平跳變?yōu)楦唠娖剑瑔?dòng)校正過程，多路選擇器連接到輸入端口1，選擇校正電壓V_cal。

隨后，第一個(gè)時(shí)鐘信號(hào)CLK上升沿到來，逐次逼近寄存器121保持?jǐn)?shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀為默認(rèn)值10000000不變，比較器負(fù)相輸入端V_M電勢(shì)保持不變。

之后，比較器123比較其正、負(fù)相端口電壓信號(hào)，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第二個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₇為1，同時(shí)把D₆置1，V_M增加V_s/4。

如果V_M高于V_cal，在第二個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₇置0，同時(shí)把D₆置1，V_M減少V_s/4。

之后，比較器123再次把V_M與V_cal比較，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第三個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₆為1，同時(shí)把D₅置，V_M增加V_s/8

如果V_M高于V_cal，在第三個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₆置0，同時(shí)把D₅置1，V_M減少V_s/8。

之后，比較器123再次把V_M與V_cal比較，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第四個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₅為1，同時(shí)把D₄置1，V_M增加V_s/16。

如果V_M高于V_cal，在第四個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₅置0，同時(shí)把D₄置1，V_M減少V_s/16。

相同的過程，在第五個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₄、在第六個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₃、在第七個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₂、在第八個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₁、在第九個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₀。最后，校正過程結(jié)束。數(shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀的值被逐次逼近寄存器121保持并用于比較器正常工作過程。

所述自校正過程，其特征在于：在整個(gè)校正過程，根據(jù)比較器123的比較結(jié)果，比較器負(fù)相輸入端V_M電勢(shì)圍繞V_cal逐次增加或者減少V_s/2²、V_s/2³、V_s/2⁴、V_s/2⁵、V_s/2⁶、V_s/2⁷、V_s/2⁸、V_s/2⁸，逐漸收斂于V_cal。最終V_M與V_cal相差僅V_s/2⁸。V_s越小，校正結(jié)束后，V_M越接近V_cal，同時(shí)校正范圍也越小。采用較高的校正位數(shù)，可以同時(shí)保持較高的校正精度和校正范圍。

由以上可知，通過所述校正電路120可以把比較器123的實(shí)際參考電壓校正到接近V_cal，并達(dá)到一定的精度。V_cal不受比較器失調(diào)電壓影響，是一個(gè)可設(shè)計(jì)和可控的量。因此我們的發(fā)明解決了比較器失調(diào)電壓的工藝隨機(jī)性對(duì)flash ADC性能和功能影響的問題。

所述比較器失調(diào)電壓自校正電路，還可采用差分結(jié)構(gòu)200，由一多路選擇器125，一失調(diào)數(shù)字調(diào)節(jié)放器180，一動(dòng)態(tài)比較器159，一逐次逼近寄存器121、一模擬信號(hào)輸入端口V_in、一校正信號(hào)輸入端口V_cal、一參考信號(hào)輸入端口V_r、一時(shí)鐘端口CLK、一使能端口EN和一輸出端口VOUT組成。

所述比較器失調(diào)電壓自校正電路200的模擬信號(hào)輸入端口V_in，用于接收模擬信號(hào)；校正信號(hào)輸入端口V_cal，用于接收校正信號(hào)；參考信號(hào)輸入端口V_r，用于接收參考信號(hào)；時(shí)鐘端口CLK，用于接收輸入時(shí)鐘信號(hào)；使能端口EN，用于啟動(dòng)校正過程；輸出端口VOUT，用于輸出比較結(jié)果。

所述比較器失調(diào)電壓自校正電路200的多路選擇器125的1號(hào)選擇端連接校正信號(hào)輸入端口V_cal，2號(hào)選擇端連接模擬信號(hào)輸入端口V_in，輸出端連接失調(diào)數(shù)字調(diào)節(jié)放器180的正相輸入端V_P。失調(diào)數(shù)字調(diào)節(jié)放器180的負(fù)相輸入端V_M連接參考信號(hào)輸入端口V_r。失調(diào)數(shù)字調(diào)節(jié)放器180的正相輸出端V_OP連接動(dòng)態(tài)比較器159正相輸入端V_P，失調(diào)數(shù)字調(diào)節(jié)放大器180的負(fù)相輸出端V_OM連接動(dòng)態(tài)比較器159負(fù)相輸入端V_M，動(dòng)態(tài)比較器159的輸出端連接輸出端口VOUT，逐次逼近寄存器121數(shù)字輸出端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇連接失調(diào)數(shù)字調(diào)節(jié)放大器180的數(shù)字輸入端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，逐次逼近寄存器121的使能端EN連接使能端口EN，時(shí)鐘端連接時(shí)鐘輸入端口，數(shù)據(jù)端D_in連接動(dòng)態(tài)比較器159的輸出端。時(shí)鐘輸入端口CLK同時(shí)連接逐次逼近寄存器121時(shí)鐘端CLK和接動(dòng)態(tài)比較器159的時(shí)鐘端CLK。

所述失調(diào)數(shù)字調(diào)節(jié)放大器180包括一差分對(duì)電路140，兩個(gè)對(duì)稱的負(fù)載電阻141、142，兩個(gè)對(duì)稱的失調(diào)調(diào)節(jié)電阻143、144，兩個(gè)對(duì)稱的電流鏡145、146，兩個(gè)對(duì)稱的電流型數(shù)模轉(zhuǎn)換器147、148，一個(gè)模擬信號(hào)輸入端口VIN，一個(gè)參考信號(hào)輸入端口VREF，正、反相輸出端口VO+、VO-，數(shù)據(jù)輸入端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

所述失調(diào)數(shù)字調(diào)節(jié)放大器180還包括正、反相輸入端口V_P和V_M，正、反相輸出端口V_OP和V_OM，數(shù)字輸入端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

所述失調(diào)數(shù)字調(diào)節(jié)放大器180的差分對(duì)電路140包括兩個(gè)對(duì)稱的NMOS晶體管149、150，和一個(gè)尾電流源151。NMOS晶體管149、150的源極連接到一起后連接電流源151的電流輸入端，電流源151電流輸出端接地。NMOS晶體管149的柵極連接正相輸入端口V_P；NMOS晶體管150的柵極連接負(fù)相輸入端口V_M。NMOS晶體管149漏極接負(fù)載電阻141的負(fù)端，負(fù)載電阻141的正端接電源VCC；NMOS晶體管150漏極接負(fù)載電阻142的負(fù)端，負(fù)載電阻142的正端連接電源電壓VCC。失調(diào)調(diào)節(jié)電阻143的正端連接NMOS晶體管149的漏極，負(fù)端同時(shí)連接電流鏡145的輸出端和負(fù)相輸出端口V_OM；失調(diào)調(diào)節(jié)電阻144的正端連接NMOS晶體管150的漏極，負(fù)端同時(shí)連接電流鏡146的輸出端和正向輸出端口V_OP。

所述失調(diào)數(shù)字調(diào)節(jié)放大器180電流鏡145包括PMOS晶體管152、153；電流鏡146包括PMOS晶體管154、155。PMOS晶體管152的柵極和漏極連接在一起作為電流鏡145的輸入端，源極連接電源VCC。PMOS晶體管153的柵極連接PMOS晶體管152的柵極，源極連接電源VCC，漏極作為電流鏡145的輸出端。PMOS晶體管154的柵極和漏極連接在一起作為電流鏡146的輸入端，源極連接電源VCC,PMOS晶體管155的柵極連接PMOS晶體管154的柵極，源極連接電源VCC，漏極作為電流鏡146的輸出端。把電流鏡145把其輸入電流I₁按1:1比例鏡象到輸出端得到輸出電流I₃，把電流鏡146把其輸入電流I₂按1:1比例鏡象到輸出端得到輸出電流I₄。

所述失調(diào)數(shù)字調(diào)節(jié)放大器180，電流型數(shù)模轉(zhuǎn)換器147的輸出端連接電流鏡145的輸入端，并輸出電流I₁；電流型數(shù)模轉(zhuǎn)換器148的電流輸出端連接電流鏡146的輸入端，并輸出電流I₂。電流型模數(shù)轉(zhuǎn)換器147接收來自輸入端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇的數(shù)字信號(hào)，電流型模數(shù)轉(zhuǎn)換器148接收數(shù)字信號(hào)D₇D₆D₅D₄D₃D₂D₁D₀的補(bǔ)碼。

所述比較器失調(diào)電壓自校正電路200的動(dòng)態(tài)比較器159，為差分結(jié)構(gòu)，由四部分組成：前置放大器160，鎖存電路161，數(shù)字部分162，偏置電路186。

所述動(dòng)態(tài)比較器159還包括一正相輸入端口、一負(fù)相輸入端口、一時(shí)鐘輸入端口CLK和一輸出端口VO。

所述動(dòng)態(tài)比較器159，前置放大器160為一差分放大器，其提供一定差分增益，以降低動(dòng)態(tài)比較器159的亞穩(wěn)態(tài)效應(yīng)。其包含兩個(gè)相互對(duì)稱的NMOS晶體管163、164，還包括另外兩個(gè)相互對(duì)稱的NMOS晶體管165、166，兩個(gè)相互對(duì)稱的電阻167、168，一個(gè)尾電流源169。

所述前置放大器160，對(duì)稱的NMOS晶體管163、164構(gòu)成一差分對(duì)，它們的源極連接在一起后接尾電流源169的電流輸入端，尾電流源169的電流輸出端接地。NMOS晶體管163的柵極連接比較器159負(fù)相輸入端口V_M；NMOS晶體管164的柵極連接比較器159正相輸入端口V_P。NMOS晶體管163的漏極連接NMOS晶體管165的源極；NMOS晶體管164的漏極連接NMOS晶體管166的源極。NMOS晶體管165、166的柵極連接在一起連接偏置電路186的輸出端。NMOS晶體管165的漏極連接電阻167的負(fù)端并輸出電壓信號(hào)S_P；NMOS晶體管166的漏極連接電阻168的負(fù)端并輸出電壓信號(hào)S_M。電壓信號(hào)S_P、S_M為一對(duì)差分信號(hào)，其分別為正、反相信號(hào)。電阻167、158的正端接電源VCC。

所述動(dòng)態(tài)比較器159，前置放大器160把端口V_P與V_M差分信號(hào)放大后得到差分信號(hào)S_P、S_M。

所述動(dòng)態(tài)比較器159，鎖存電路161包括兩個(gè)相互對(duì)稱的NMOS晶體管172、173，一個(gè)尾電流源174，兩個(gè)相互對(duì)稱的PMOS晶體管175、176，兩個(gè)相互對(duì)稱的NMOS晶體管177、178，一個(gè)PMOS開關(guān)晶體管180，一個(gè)NMOS開關(guān)晶體管179。

所述鎖存電路161，NMOS晶體管172、173構(gòu)成一差分對(duì)，它們的源極連接在一起后接電流源174的電流輸入端，電流源的電流輸出端接地。NMOS晶體管172的柵接收電壓信號(hào)S_M；NMOS晶體管173接收電壓信號(hào)S_P。電容器170的下極板連接NMOS晶體管173的柵極，上極板連接節(jié)點(diǎn)C；電容器171的下極板連接NMOS晶體管172的柵極，上極板連接節(jié)點(diǎn)D。PMOS晶體管175與176交叉耦合：PMOS晶體管175的柵極連接PMOS晶體管176的漏極，PMOS晶體管176的柵極連接PMOS晶體管175的漏極。PMOS晶體管175和176的源極連接電源VCC，PMOS晶體管175的漏極連接節(jié)點(diǎn)C，PMOS晶體管176的漏極連接節(jié)點(diǎn)D。NMOS晶體管177與178交叉耦合：NMOS晶體管177的柵極連接NMOS晶體管178的漏極，NMOS晶體管178的柵極連接NMOS晶體管177的漏極。NMOS晶體管177的漏極連接節(jié)點(diǎn)D，NMOS晶體管178的漏極連接節(jié)點(diǎn)C。NMOS晶體管177和178的源極連接在一起后連接NMOS開關(guān)晶體管179的漏極，NMOS開關(guān)晶體管179的源極接地，柵極連接時(shí)鐘輸入端口CLK。PMOS開關(guān)晶體管180的源極連接節(jié)點(diǎn)C，漏極連接節(jié)點(diǎn)D，柵極連接時(shí)鐘輸入端口CLK。

所述鎖存電路161的工作過程如下：

當(dāng)時(shí)鐘信號(hào)CLK為低電平時(shí)，開關(guān)NMOS晶體管179截止，交叉耦合NMOS晶體管177、178無電流流過，不工作；開關(guān)PMOS晶體管開啟，節(jié)點(diǎn)C和D短接，交叉耦合PMOS晶體管175、176的柵漏短接，作為二極管工作。

電壓信號(hào)S_P、S_M分別作用于差分對(duì)晶體管173與172的柵極，把尾電流源174的電流重新再分配：當(dāng)S_P大于S_M時(shí)，流過NMOS晶體管173的電流大于流過NMOS晶體管172的電流；當(dāng)S_M大于S_P時(shí)，通過NMOS晶體管172的電流大于流過NMOS晶體管173的電流。具體分配的比例由跨導(dǎo)NMOS晶體管172和173構(gòu)成的差分對(duì)的跨導(dǎo)決定。

當(dāng)時(shí)鐘信號(hào)CLK的上升沿到來，時(shí)鐘信號(hào)從低電平變?yōu)楦唠娖健MOS開關(guān)晶體管179開啟，交叉耦合NMOS晶體管177、178開始工作。同時(shí)，PMOS開關(guān)晶體管截止，節(jié)點(diǎn)C和D連接被斷開，交叉耦合PMOS晶體管175、176的柵漏連接被斷開。

如果在時(shí)鐘信號(hào)上升沿到來時(shí)，電壓信號(hào)S_M大于S_P，流過晶體管172的電流大于流過晶體管173的電流。節(jié)點(diǎn)C、D間的連接被斷開后，節(jié)點(diǎn)C的電壓將被拉低，節(jié)點(diǎn)D的電壓將被拉高。交叉耦合NMOS晶體管177、178與交叉耦合PMOS晶體管175、176構(gòu)成一正反饋，通過這一正反饋機(jī)構(gòu)，節(jié)點(diǎn)C被速度拉至地電位GND，節(jié)點(diǎn)D被迅速拉至電源電壓VCC。

如果在時(shí)鐘信號(hào)上升沿到來時(shí)，電壓信號(hào)S_P大于S_M，流過晶體管173的電流大于流過晶體管172的電流。節(jié)點(diǎn)C、D間的連接被斷開后，節(jié)點(diǎn)D的電壓將被拉低，節(jié)點(diǎn)C的電壓將被拉高。交叉耦合NMOS晶體管177、178與交叉耦合PMOS晶體管175、176構(gòu)成一正反饋，通過這一正反饋機(jī)構(gòu)，節(jié)點(diǎn)D被速度拉至地電位GND，節(jié)點(diǎn)C被迅速拉至電源電壓VCC。

可見，端口信號(hào)V_P與V_M的差被前置放大器放大后，在時(shí)鐘信號(hào)上升沿被鎖存，并迅速地放大至地和電源電壓之間。即，當(dāng)V_P大于V_M時(shí)，在節(jié)點(diǎn)C得到一個(gè)電源電位VCC，在節(jié)點(diǎn)D得到一個(gè)地電位；即當(dāng)V_P小于V_M時(shí)，在節(jié)點(diǎn)D得到一個(gè)電源電位VCC，在節(jié)點(diǎn)C得到一個(gè)地電位。

所述動(dòng)態(tài)比較器159的數(shù)字部分162包括兩個(gè)與非門182、182，一個(gè)反相器182。與非門181、182交叉耦合：與非門181的輸出連接到與非門182的一輸入端，與非門182的輸出連接到與非門181的一輸入端。與非門181的另一輸入端連接節(jié)點(diǎn)C，與非門182的另一輸入端連接節(jié)點(diǎn)D。反相器183的輸出端連接與非門181的輸出端，與非門181的輸出端輸出端連接動(dòng)態(tài)比較器159的輸出端口VO。數(shù)字部分162把節(jié)點(diǎn)C和D差分信號(hào)轉(zhuǎn)換成單端數(shù)字信號(hào)輸出。

所述比較器失調(diào)電壓自校正電路200，其特征在于：模擬信號(hào)V_in，校正信號(hào)V_cal，參考信號(hào)V_r還可采用差分信號(hào)。相應(yīng)地，失調(diào)數(shù)字調(diào)節(jié)放大器180正相輸入端(V_P+，V_P-)和負(fù)相輸入端(V_M+，V_M-)同時(shí)又是差分輸入端，并增加了另一差分對(duì)電路159，與差分對(duì)電路140對(duì)稱，包括：兩個(gè)對(duì)稱的NMOS晶體管156和157，一個(gè)尾電流源158。NMOS晶體管156源極與NMOS晶體管157的源極連接在一起后連接尾電流源158的電流輸入端，尾電流源158的電流輸出端接地；NMOS晶體管156的漏極同時(shí)連接NMOS晶體管149的漏極和負(fù)載電阻141的負(fù)端；NMOS晶體管157的漏極同時(shí)連接NMOS晶體管150的漏極和負(fù)載電阻142的負(fù)端。NMOS晶體管149的柵連接正相差分輸入端的正極V_P+，NMOS晶體管157的柵連接正相差分輸入端的負(fù)極V_P－，NMOS晶體管150的柵連接負(fù)相差分輸入端的正極V_M+，NMOS晶體管149的柵連接負(fù)相差分輸入端的負(fù)極V_M－。

本發(fā)明的有益性體現(xiàn)在，通過一自校正過程，用一芯片外接的或者芯片內(nèi)部產(chǎn)生的參考信號(hào)來校正比較器的失調(diào)電壓，從而消除flash ADC的失碼、提高DNL和INL性能指標(biāo)。另外通過失調(diào)校正后，比較器可以采用較小尺寸的器件來實(shí)現(xiàn)，提高了比較器的速度。

附圖說明

圖1為3位并行轉(zhuǎn)換型模數(shù)轉(zhuǎn)換器電路圖；

圖2為理想情況下比較器參考電壓分布圖；

圖3為包含比較器失調(diào)電壓的3位并行轉(zhuǎn)換型模數(shù)轉(zhuǎn)換器電路圖；

圖4表示比較器失調(diào)引起比較器參考電壓的變化；

圖5為本發(fā)明比較器失調(diào)電壓自校正電路示意圖；

圖6為本發(fā)明比較器失調(diào)電壓自校正電路校正時(shí)序圖；

圖7為本發(fā)明比較器失調(diào)電壓自校正電路實(shí)際電路框圖；

圖8為圖7中失調(diào)數(shù)字調(diào)節(jié)放大器180線路圖；

圖9為圖7動(dòng)態(tài)比較器159線路圖；

圖10為圖7中失調(diào)數(shù)字調(diào)節(jié)放大器180全差分實(shí)現(xiàn)線路圖。

本發(fā)明的闡述中，根據(jù)本領(lǐng)域的約定俗成，端口表示單元電路中與外部電路連接的線網(wǎng)。端口名稱在單元電路的符號(hào)圖中出現(xiàn)，也在該單元的內(nèi)部電路圖中出現(xiàn)。為了敘述的方便，在不引起混淆的情況下，有時(shí)候也用端口名、節(jié)點(diǎn)名或者線網(wǎng)名表示位于該端口、節(jié)點(diǎn)或者線網(wǎng)的電壓信號(hào)。

以上內(nèi)容本領(lǐng)域技術(shù)人已經(jīng)熟知，這里指出是為了讓更廣泛領(lǐng)域的技術(shù)人員理解本發(fā)明的意圖

具體實(shí)施方式

以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。需說明的是，在不沖突的情況下，以下實(shí)施例及實(shí)施例中的特征可以相互組合。

需要說明的是，以下實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

如圖5所示為本發(fā)明比較器失調(diào)電壓自校正電路120的原理圖，其包括一比較器123、一電壓源124、一失調(diào)數(shù)字調(diào)節(jié)電路122、一逐次逼近寄存器121、一多路選擇器125、一使能端口EN、一時(shí)鐘端口CLK、一參考電壓輸入端口V_r、一模擬信號(hào)輸入端口V_in、一校正電壓輸入端口V_cal和一輸出端口VOUT。

電壓源124用于模擬實(shí)際比較器的失調(diào)電壓，端口V_r接收由圖3中電阻串產(chǎn)生的參考電壓，端口V_cal接收一校正電壓，該校正電壓可以由同一芯片上的高精度DAC產(chǎn)生，也可以由測(cè)試儀器產(chǎn)生，通過芯片引腳接入芯片。模擬信號(hào)輸入端口V_in用于接收模擬信號(hào)。輸出端口用于輸出比較結(jié)果。正常工作時(shí)多路選擇器125連接模擬信號(hào)輸入端口V_in，校正的時(shí)候多路選擇器連接正電壓輸入端口V_cal。

參考電壓輸入端口V_r連接失調(diào)數(shù)字調(diào)節(jié)電路122的端口A，失調(diào)數(shù)字調(diào)節(jié)電路122的端口B連接電壓源124負(fù)端，電壓源124正端連接比較器123的負(fù)相輸入端，比較器123的正相輸入端連接多路選擇器125的輸出端口。多路選擇器的1號(hào)輸入端口連接校正電壓輸入端口V_cal，2號(hào)輸入端口連接模擬信號(hào)輸入端口V_in。比較器123的輸出端連接逐次逼近寄存器121的數(shù)據(jù)輸入端D_in，逐次逼近寄存器121的使能端EN連接使能端口EN，逐次逼近寄存器121的時(shí)鐘端CLK時(shí)鐘端口CLK。逐次逼近寄存器121數(shù)據(jù)輸出端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇輸出數(shù)據(jù)信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。數(shù)據(jù)信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇分別控制失調(diào)數(shù)字調(diào)節(jié)電路122的數(shù)據(jù)端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

失調(diào)數(shù)字調(diào)節(jié)電路122的端口B與端口A間的電壓V_AB與數(shù)字信號(hào)端口信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇間的關(guān)系如下式所示

$V_{AB}=V_s\underset{i=0}{\overset{7}{\Σ}}\frac{D_i}{2^{8-i}}-\frac{V_s}{2}---\left(1\right)$

由(1)式可知失調(diào)數(shù)字調(diào)節(jié)電路122端口B與端口A間電壓V_AB與數(shù)字信號(hào)D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇是一帶偏移量V_s/2的加權(quán)求和關(guān)系，最低權(quán)重位是D₀，最高權(quán)重位是D₇，最小變化步長(zhǎng)是V_s/2⁸，其中Vs為一設(shè)計(jì)變量。

根據(jù)基爾霍夫定律，比較器負(fù)相輸入端V_M的電勢(shì)為

V_M＝V₁₂₄+V_AB+V_r (2)

上式中，V₁₂₄表示電壓源124兩端電壓。V₁₂₄和V_r對(duì)于被校正比較器來說都是恒定的。根據(jù)(1)式，V_AB數(shù)字可調(diào)，因此V_M也數(shù)字可調(diào)。比較器正相輸入端的電勢(shì)為V_cal。

圖5所示比較器失調(diào)自校正電路120的校正過程如下：

如圖6，開始，使能信號(hào)EN為低電平，逐次逼近寄存器121復(fù)位，數(shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀為默認(rèn)值10000000。根據(jù)(1)式，V_AB為0，根據(jù)(2)式比較器負(fù)相輸入端V_M電勢(shì)為(V_r+V₁₂₄)，如圖中0時(shí)刻所示。

在t₁時(shí)刻，使能信號(hào)EN從低電平跳變?yōu)楦唠娖剑瑔?dòng)校正過程，多路選擇器連接到1號(hào)輸入端口，選擇校正電壓V_cal。隨后，第一個(gè)時(shí)鐘信號(hào)CLK上升沿到來(如圖6中t₂時(shí)刻所示)，逐次逼近寄存器121保持?jǐn)?shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀為默認(rèn)值10000000不變，比較器負(fù)相輸入端V_M電勢(shì)保持為(V_r+V₁₂₄)不變。之后，比較器123比較其正、負(fù)相輸入端的電壓信號(hào)，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第二個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₇為1，同時(shí)把D₆置1。根據(jù)(1)、(2)式，V_M增加V_s/4，如圖6中t₃時(shí)刻所示。

如果V_M高于V_cal，在第二個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₇置0，同時(shí)把D₆置1。根據(jù)(1)、(2)式，V_M減少V_s/4。

之后，比較器123再次把V_M與V_cal比較，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第三個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₆為1，同時(shí)把D₅置1。根據(jù)(1)、(2)式，V_M增加V_s/8

如果V_M高于V_cal，在第三個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₆置0，同時(shí)把D₅置1。根據(jù)(1)、(2)式，V_M減少V_s/8，如圖6中t₄時(shí)刻所示。

之后，比較器123再次把V_M與V_cal比較，并把比較結(jié)果反饋到逐次逼近寄存器121的數(shù)據(jù)輸入端D_in。

如果V_M低于V_cal，在第四個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121保持D₅為1，同時(shí)把D₄置1。根據(jù)(1)、(2)式，V_M增加V_s/16，如圖6中t₅時(shí)刻所示

如果V_M高于V_cal，在第四個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121把D₅置0，同時(shí)把D₄置1。根據(jù)(1)、(2)式，V_M減少V_s/16。

相同的過程，在第五個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₄、在第六個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₃、在第七個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₂、在第八個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₁、在第九個(gè)時(shí)鐘信號(hào)CLK上升沿到來時(shí)，逐次逼近寄存器121確定D₀。最后，校正過程結(jié)束。數(shù)字信號(hào)D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀的值被逐次逼近寄存器121保持并用于比較器正常工作過程。

在整個(gè)校正過程，根據(jù)比較器123的比較結(jié)果，V_M圍繞V_cal逐次增加或者減少V_s/2²、V_s/2³、V_s/2⁴、V_s/2⁵、V_s/2⁶、V_s/2⁷、V_s/2⁸、V_s/2⁸，逐漸收斂于V_cal。最終V_M與V_cal相差僅V_s/2⁸。V_s越小，校正結(jié)束后，V_M越接近V_cal，但是校正范圍也越小。采用較高的校正位數(shù)，如10位、12位、14位，可以同時(shí)保持較高的校正精度和校正范圍。

由以上可知，通過圖5的校正電路可以把比較器的實(shí)際參考電壓校正到接近V_cal，并達(dá)到一定的精度。V_cal不受比較器失調(diào)電壓影響，是一個(gè)可設(shè)計(jì)和可控的量。因此我們的發(fā)明解決了比較器失調(diào)電壓的工藝隨機(jī)性對(duì)flash ADC性能和功能影響的問題。

圖5只是用來說明本發(fā)明思想的原理框圖，本發(fā)明的實(shí)際電路框圖200如圖7所示，其包括一多路選擇器125，一失調(diào)數(shù)字調(diào)節(jié)放器180，一動(dòng)態(tài)比較器159，一逐次逼近寄存器121、一模擬信號(hào)輸入端口V_in、一校正信號(hào)輸入端口V_cal、一參考信號(hào)輸入端口V_r、一時(shí)鐘端口CLK、一使能端口EN、一輸出端口VOUT。

模擬信號(hào)輸入端口V_in，用于接收模擬信號(hào)；校正信號(hào)輸入端口V_cal，用于接收校正信號(hào)；參考信號(hào)輸入端口V_r，用于接收參考信號(hào)(如圖1中的參考電壓V_i，i＝1～7)；時(shí)鐘端口CLK，用于接收輸入時(shí)鐘信號(hào)；使能端口EN，用于啟動(dòng)校正過程；輸出端口VOUT，用于輸出比較結(jié)果。

多路選擇器125的1號(hào)選擇端連接校正信號(hào)輸入端口V_cal，2號(hào)選擇端連接模擬信號(hào)輸入端口V_in，輸出端連接失調(diào)數(shù)字調(diào)節(jié)放器180的正相輸入端V_P。失調(diào)數(shù)字調(diào)節(jié)放器180的負(fù)相輸入端V_M連接參考信號(hào)輸入端口V_r。失調(diào)數(shù)字調(diào)節(jié)放器180的正相輸出端V_OP連接動(dòng)態(tài)比較器159正相輸入端V_P，失調(diào)數(shù)字調(diào)節(jié)放大器180的負(fù)相輸出端V_OM連接動(dòng)態(tài)比較器159負(fù)相輸入端V_M，動(dòng)態(tài)比較器159的輸出端連接輸出端口VOUT，逐次逼近寄存器121數(shù)字輸出端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇連接失調(diào)數(shù)字調(diào)節(jié)放大器180的數(shù)字輸入端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇，逐次逼近寄存器121的使能端EN連接使能端口EN，時(shí)鐘端連接時(shí)鐘輸入端口，數(shù)據(jù)端D_in連接動(dòng)態(tài)比較器159的輸出端。時(shí)鐘輸入端口CLK同時(shí)連接逐次逼近寄存器121時(shí)鐘端CLK和接動(dòng)態(tài)比較器159的時(shí)鐘端CLK。

圖7的電路和圖5的電路相比，用失調(diào)數(shù)字調(diào)節(jié)放器180代替了失調(diào)數(shù)字調(diào)節(jié)電路122。用動(dòng)態(tài)比較器159代替了比較器123，因?yàn)閯?dòng)態(tài)比較器具有較高的靈敏度和分辨率。由于圖7是實(shí)際的電路框圖，所以失調(diào)電壓不在單獨(dú)列出，而是包含在動(dòng)態(tài)比較器159中。圖7的校正過程和圖5類同，這里不在贅述。

以下描述中，如沒有特殊說明，NMOS晶體管襯底接地，PMOS晶體管襯底接電源。

如圖8所示，失調(diào)數(shù)字調(diào)節(jié)放大器180包括一差分對(duì)電路140，兩個(gè)對(duì)稱的負(fù)載電阻141、142，兩個(gè)對(duì)稱的失調(diào)調(diào)節(jié)電阻143、144，兩個(gè)對(duì)稱的電流鏡145、146，兩個(gè)對(duì)稱的電流型數(shù)模轉(zhuǎn)換器147、148，一個(gè)模擬信號(hào)輸入端口VIN，一個(gè)參考信號(hào)輸入端口VREF，正、反相輸出端口VO+、VO-，數(shù)據(jù)輸入端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

另外，失調(diào)數(shù)字調(diào)節(jié)放大器180還包括正、反相輸入端口V_P和V_M，正、反相輸出端口V_OP和V_OM，數(shù)字輸入端D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇。

差分對(duì)電路140包括兩個(gè)對(duì)稱的NMOS晶體管149、150，和一個(gè)尾電流源151。NMOS晶體管149、150的源極連接到一起后連接電流源151的電流輸入端，電流源151電流輸出端接地。NMOS晶體管149的柵極連接正相輸入端口V_P；NMOS晶體管150的柵極連接負(fù)相輸入端口V_M。NMOS晶體管149漏極接負(fù)載電阻141的負(fù)端，負(fù)載電阻141的正端接電源VCC；NMOS晶體管150漏極接負(fù)載電阻142的負(fù)端，負(fù)載電阻142的正端連接電源電壓VCC。失調(diào)調(diào)節(jié)電阻143的正端連接NMOS晶體管149的漏極，負(fù)端同時(shí)連接電流鏡145的輸出端和負(fù)相輸出端口V_OM；失調(diào)調(diào)節(jié)電阻144的正端連接NMOS晶體管150的漏極，負(fù)端同時(shí)連接電流鏡146的輸出端和正向輸出端口V_OP。

電流鏡145包括PMOS晶體管152、153；電流鏡146包括PMOS晶體管154、155。PMOS晶體管152的柵極和漏極連接在一起作為電流鏡145的輸入端，源極連接電源VCC。PMOS晶體管153的柵極連接PMOS晶體管152的柵極，源極連接電源VCC，漏極作為電流鏡145的輸出端。PMOS晶體管154的柵極和漏極連接在一起作為電流鏡146的輸入端，源極連接電源VCC,PMOS晶體管155的柵極連接PMOS晶體管154的柵極，源極連接電源VCC，漏極作為電流鏡146的輸出端。把電流鏡145把其輸入電流I₁按1:1比例鏡象到輸出端得到輸出電流I₃，把電流鏡146把其輸入電流I₂按1:1比例鏡象到輸出端得到輸出電流I₄。

電流型數(shù)模轉(zhuǎn)換器147的輸出端連接電流鏡145的輸入端，并輸出電流I₁；電流型數(shù)模轉(zhuǎn)換器148的電流輸出端連接電流鏡146的輸入端，并輸出電流I₂。電流型模數(shù)轉(zhuǎn)換器147接收來自輸入端口D₀、D₁、D₂、D₃、D₄、D₅、D₆、D₇的數(shù)字信號(hào)，電流型模數(shù)轉(zhuǎn)換器147輸入——輸出關(guān)系如下：

$I_1=c\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i---\left(3\right)$

上式c表示一常數(shù)量。

電流型模數(shù)轉(zhuǎn)換器148接收數(shù)字信號(hào)D₇D₆D₅D₄D₃D₂D₁D₀的補(bǔ)碼。由于電流型數(shù)模轉(zhuǎn)換器148與數(shù)模轉(zhuǎn)換器147對(duì)稱，根據(jù)(3)式，有

$I_2=c\underset{i=0}{\overset{7}{\Σ}}{\stackrel{\‾}{D}}_i{2}^i---\left(4\right)$

由(3)式減去(4)式得到

$I_1-I_2=c\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i-c\underset{i=0}{\overset{7}{\Σ}}{\stackrel{\‾}{D}}_i{2}^i---\left(5\right)$

整理后得

$I_1-I_2=2c\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i-c\underset{i=0}{\overset{7}{\Σ}}{2}^i---\left(6\right)$

由于

I₁＝I₃ (7)

I₂＝I₄ (8)

根據(jù)(6)、(7)、(8)得

$I_3-I_4=2c\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i-c\underset{i=0}{\overset{7}{\Σ}}{2}^i---\left(9\right)$

輸出端口V_OP、V_OM接高阻抗電路，這樣電流I₃完全流經(jīng)失調(diào)調(diào)節(jié)電阻143，電流I₄完全流經(jīng)失調(diào)調(diào)節(jié)電阻144。這樣

V_OM-V_OP＝I₃R₁₄₃+V_A-(I₄R₁₄₄+V_B) (10)

上式中，V_A和V_B分別表示NMOS晶體管149和150的漏端電壓。

由于電阻143和144是完全對(duì)稱的兩個(gè)電阻，即

R₁₄₃＝R₁₄₄ (11)

把(11)代入(10)，整理后得

V_OM-V_OP＝(I₃-I₄)R₁₄₃+(V_A-V_B) (12)

另外，由于

V_A-V_B＝-I₅R₁₄₁+I₆R₁₄₂ (13)

由于電阻141與142是完全對(duì)稱的電阻，即

R₁₄₁＝R₁₄₂ (14)

把(14)代入(13)得

V_A-V_B＝R₁₄₁(I₆-I₅) (15)

把(15)代入(12)得

V_OM-V_OP＝R₁₄₃(I₃-I₄)+R₁₄₁(I₆-I₅) (16)

如果

V_P＝V_M (17)則

$I_3+I_5=\frac{1}{2}{I}_{151}---\left(18\right)$

$I_4+I_6=\frac{1}{2}{I}_{151}---\left(19\right)$

上式中I₁₅₁為尾電流源151提供電流

把(18)、(19)整理后，帶入(12)消掉I₅和I₆得

V_OM-V_OP＝(R₁₄₃+R₁₄₁)(I₃-I₄) (20)

把(9)代入(20)，整理得

$V_{OP}-V_{OM}=c(R_{143}+R_{141})\underset{i=0}{\overset{7}{\Σ}}{2}^i-2c(R_{143}+R_{141})\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i---\left(21\right)$

在V_P＝V_N的情況下，(21)式表示失調(diào)數(shù)字調(diào)節(jié)放大器180的輸出失調(diào)。失調(diào)數(shù)字調(diào)節(jié)放大器180的電壓放大倍數(shù)由下式給出

G＝g_mR₁₄₁ (22)

用(22)去除(21)式，得到失調(diào)數(shù)字調(diào)節(jié)放大器180的等效輸入失調(diào)為

$V_{io}=\frac{c}{g_m{R}_{141}}(R_{143}+R_{141})\underset{i=0}{\overset{7}{\Σ}}{2}^i-\frac{2c}{g_m{R}_{141}}(R_{143}+R_{141})\underset{i=0}{\overset{7}{\Σ}}{D}_i{2}^i---\left(23\right)$

整理(23)式得

$V_{io}=-\frac{2c}{g_m{R}_{141}}(R_{143}+R_{141})2^7\underset{i=0}{\overset{7}{\Σ}}\frac{D_i}{2^{7-i}}+\frac{c}{g_m{R}_{141}}(R_{143}+R_{141})(2^8-1)---\left(24\right)$

其中g(shù)_m表示失調(diào)數(shù)字調(diào)節(jié)放大器180的跨導(dǎo)系數(shù)，R₁₄₁表示電阻141的電阻值，R₁₄₃表示電阻143的電阻值，上式中左邊第二項(xiàng)是常數(shù)項(xiàng)，與數(shù)字信號(hào)D_i(i＝1～7)無關(guān)；左邊第一項(xiàng)為數(shù)字信號(hào)D_i(i＝1～7)的加權(quán)求和項(xiàng)，最大權(quán)重位是D₇，最小權(quán)重位是D₀。(24)式和(1)式具有相同的形式。

動(dòng)態(tài)比較器159的內(nèi)部線路如圖9所示，為差分結(jié)構(gòu)，由四部分組成：前置放大器160，鎖存電路161，數(shù)字部分162，偏置電路186。動(dòng)態(tài)比較器159還包括一正相輸入端口、一負(fù)相輸入端口、一時(shí)鐘輸入端口CLK和一輸出端口VO。

前置放大器160為一差分放大器，其提供一定差分增益，以降低動(dòng)態(tài)比較器159的亞穩(wěn)態(tài)效應(yīng)。其包含兩個(gè)相互對(duì)稱的NMOS晶體管163、164，還包括另外兩個(gè)相互對(duì)稱的NMOS晶體管165、166，兩個(gè)相互對(duì)稱的電阻167、168，一個(gè)尾電流源169。

對(duì)稱的NMOS晶體管163、164構(gòu)成一差分對(duì)，它們的源極連接在一起后接尾電流源169的電流輸入端，尾電流源169的電流輸出端接地。NMOS晶體管163的柵極連接比較器159負(fù)相輸入端口V_M；NMOS晶體管164的柵極連接比較器159正相輸入端口V_P。NMOS晶體管163的漏極連接NMOS晶體管165的源極；NMOS晶體管164的漏極連接NMOS晶體管166的源極。NMOS晶體管165、166的柵極連接在一起后連接偏置電路186的輸出端。NMOS晶體管165的漏極連接電阻167的負(fù)端并輸出電壓信號(hào)S_P；NMOS晶體管166的漏極連接電阻168的負(fù)端并輸出電壓信號(hào)S_M。電壓信號(hào)S_P、S_M為一對(duì)差分信號(hào)，其分別為正、反相信號(hào)。電阻167、168的正端接電源VCC。

前置放大器160把端口V_P與V_M差分信號(hào)放大后得到差分信號(hào)S_P、S_M。

鎖存電路161包括兩個(gè)相互對(duì)稱的NMOS晶體管172、173，一個(gè)尾電流源174，兩個(gè)相互對(duì)稱的PMOS晶體管175、176，兩個(gè)相互對(duì)稱的NMOS晶體管177、178，一個(gè)PMOS開關(guān)晶體管180，一個(gè)NMOS開關(guān)晶體管179。

NMOS晶體管172、173構(gòu)成一差分對(duì)，它們的源極連接在一起后接電流源174的電流輸入端，電流源174的電流輸出端接地。NMOS晶體管172的柵極接收電壓信號(hào)S_M；NMOS晶體管173的柵極接收電壓信號(hào)S_P。PMOS晶體管175與176交叉耦合：PMOS晶體管175的柵極連接PMOS晶體管176的漏極，PMOS晶體管176的柵極連接PMOS晶體管175的漏極。PMOS晶體管175和176的源極連接電源VCC，PMOS晶體管175的漏極連接節(jié)點(diǎn)C，PMOS晶體管176的漏極連接節(jié)點(diǎn)D。NMOS晶體管177與178交叉耦合：NMOS晶體管177的柵極連接NMOS晶體管178的漏極，NMOS晶體管178的柵極連接NMOS晶體管177的漏極。NMOS晶體管177的漏極連接節(jié)點(diǎn)D，NMOS晶體管178的漏極連接節(jié)點(diǎn)C。NMOS晶體管177和178的源極連接在一起后連接NMOS開關(guān)晶體管179的漏極，NMOS開關(guān)晶體管179的源極接地，柵極連接時(shí)鐘輸入端口CLK。PMOS開關(guān)晶體管180的源極連接節(jié)點(diǎn)C，漏極連接節(jié)點(diǎn)D，柵極連接時(shí)鐘輸入端口CLK。

鎖存電路161工作過程如下：

當(dāng)時(shí)鐘信號(hào)CLK為低電平時(shí)，開關(guān)NMOS晶體管179截止，交叉耦合NMOS晶體管177、178無電流流過，不工作；開關(guān)PMOS晶體管開啟，節(jié)點(diǎn)C和D短接，交叉耦合PMOS晶體管175、176的柵漏短接，作為二極管工作。

電壓信號(hào)S_P、S_M分別作用于差分對(duì)晶體管173與172的柵極，把尾電流源174的電流重新再分配：當(dāng)S_P大于S_M時(shí)，流過NMOS晶體管173的電流大于流過NMOS晶體管172的電流；當(dāng)S_M大于S_P時(shí)，通過NMOS晶體管172的電流大于流過NMOS晶體管173的電流。具體分配的比例由跨導(dǎo)NMOS晶體管172和173構(gòu)成的差分對(duì)的跨導(dǎo)決定。

當(dāng)時(shí)鐘信號(hào)CLK的上升沿到來，時(shí)鐘信號(hào)從低電平變?yōu)楦唠娖健MOS開關(guān)晶體管179開啟，交叉耦合NMOS晶體管177、178開始工作。同時(shí)，PMOS開關(guān)晶體管180截止，節(jié)點(diǎn)C和D連接被斷開，交叉耦合PMOS晶體管175、176的柵漏連接被斷開。

如果在時(shí)鐘信號(hào)上升沿到來時(shí)，電壓信號(hào)S_M大于S_P，流過晶體管172的電流大于流過晶體管173的電流。節(jié)點(diǎn)C、D間的連接被斷開后，節(jié)點(diǎn)C的電壓將被拉低，節(jié)點(diǎn)D的電壓將被拉高。交叉耦合NMOS晶體管177、178與交叉耦合PMOS晶體管175、176構(gòu)成一正反饋，通過這一正反饋機(jī)構(gòu)，節(jié)點(diǎn)C被速度拉至地電位GND，節(jié)點(diǎn)D被迅速拉至電源電壓VCC。

如果在時(shí)鐘信號(hào)上升沿到來時(shí)，電壓信號(hào)S_P大于S_M，流過晶體管173的電流大于流過晶體管172的電流。節(jié)點(diǎn)C、D間的連接被斷開后，節(jié)點(diǎn)D的電壓將被拉低，節(jié)點(diǎn)C的電壓將被拉高。交叉耦合NMOS晶體管177、178與交叉耦合PMOS晶體管175、176構(gòu)成一正反饋，通過這一正反饋機(jī)構(gòu)，節(jié)點(diǎn)D被速度拉至地電位GND，節(jié)點(diǎn)C被迅速拉至電源電壓VCC。

可見，端口信號(hào)V_P與V_M的差被前置放大器放大后，在時(shí)鐘信號(hào)上升沿被鎖存，并迅速地放大至地和電源電壓之間。即，當(dāng)V_P大于V_M時(shí)，在節(jié)點(diǎn)C得到一個(gè)電源電位VCC，在節(jié)點(diǎn)D得到一個(gè)地電位；即當(dāng)V_P小于V_M時(shí)，在節(jié)點(diǎn)D得到一個(gè)電源電位VCC，在節(jié)點(diǎn)C得到一個(gè)地電位。

數(shù)字部分162包括兩個(gè)與非門181、182，一個(gè)反相器183。與非門181、182交叉耦合：與非門181的輸出端連接到與非門182的一輸入端，與非門182的輸出端連接到與非門181的一輸入端。與非門181的另一輸入端連接節(jié)點(diǎn)C，與非門182的另一輸入端連接節(jié)點(diǎn)D。反相器183的輸入端連接與非門181的輸出端，反相器183的輸出端連接動(dòng)態(tài)比較器159的輸出端口VO。數(shù)字部分162把節(jié)點(diǎn)C和D差分信號(hào)轉(zhuǎn)換成單端數(shù)字信號(hào)輸出。

圖5中的逐次逼近寄存器121為逐次逼近寄存器模數(shù)轉(zhuǎn)換器(SAR ADC)中常規(guī)電路。本領(lǐng)域技術(shù)人員可以查閱SAR ADC相關(guān)文獻(xiàn)，得到電路實(shí)例，這里不再贅述。

圖5中的模擬信號(hào)V_in，校正信號(hào)V_cal，參考信號(hào)V_r還可采用差分信號(hào)。這種情況下，失調(diào)數(shù)字調(diào)節(jié)放大器180采用圖10的電路。

圖10電路與圖8電路相比，正相輸入端(V_P+，V_P-)和負(fù)相輸入端(V_M+，V_M-)同時(shí)又是差分輸入端，并在圖8電路基礎(chǔ)上增加了另一差分對(duì)電路159，與差分對(duì)電路140對(duì)稱，包括：兩個(gè)對(duì)稱的NMOS晶體管156和157，一個(gè)尾電流源158。NMOS晶體管156源極與NMOS晶體管157的源極連接在一起后連接尾電流源158的電流輸入端，尾電流源158的電流輸出端接地；NMOS晶體管156的漏極同時(shí)連接NMOS晶體管149的漏極和負(fù)載電阻141的負(fù)端；NMOS晶體管157的漏極同時(shí)連接NMOS晶體管150的漏極和負(fù)載電阻142的負(fù)端。NMOS晶體管149的柵連接正相差分輸入端的正極V_P+，NMOS晶體管157的柵連接正相差分輸入端的負(fù)極V_P－，NMOS晶體管150的柵連接負(fù)相差分輸入端的正極V_M+，NMOS晶體管149的柵連接負(fù)相差分輸入端的負(fù)極V_M－。圖10電路其余部分與圖8相同。