本發(fā)明涉及一種時鐘緩沖器電路，更具體地說，涉及一種用于具有多電壓設(shè)計的集成電路的功率模式感知(power-mode-aware)時鐘緩沖器電路(clock buffer circuit)。

背景技術(shù)：

為了降低功耗，提出了一種具有多種功率模式的集成電路，為功能電路提供不同的操作電壓。例如，需要全速運行的功能電路具有最大的操作電壓。對于集成電路而言，操作于一種功率模式下的一個功能電路的時鐘延遲不同于操作于另一功率模式下的另一個功能電路的時鐘延遲。此外，即使兩個功能電路操作于同一個功率模式下，由于元件的特性、數(shù)據(jù)傳輸路徑等等因素，在兩個功能電路中發(fā)生的時鐘延遲也是不同的。這種時鐘延遲的差異可能會導(dǎo)致兩個功能電路之間的時鐘偏移，從而降低了系統(tǒng)的性能。因此，需要一個功率模式感知的時鐘緩沖器電路，以消除時鐘偏移。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供一種鐘緩沖器電路和集成電路。

依據(jù)本發(fā)明一實施方式，提供一種鐘緩沖器電路，用于接收輸入時鐘信號并產(chǎn)生延遲時鐘信號，包括：輸入電路，接收所述輸入時鐘信號并根據(jù)所述輸入時鐘信號產(chǎn)生輸出時鐘信號；輸出電路，根據(jù)所述輸出時鐘信號產(chǎn)生所述延遲時鐘信號；第一延遲路徑，耦接在所述輸入電路和所述輸出電路之間；以及第二延遲路徑，耦接在所述輸入電路和所述輸出電路之間；其中，所述輸入電路根據(jù)控制信號，選擇性地將所述輸出時鐘信號提供至所述第一延遲路徑和所述第二延遲路徑之間的第一特定延遲路徑；所述輸出電路接收穿過所述第一特定延遲路徑的所述輸出時鐘信號，并輸出所述延遲時鐘信號。

依據(jù)本發(fā)明另一實施方式，提供一種集成電路，包括：控制電路，產(chǎn)生第一操作電壓；第一功能電路，由所述控制電路提供所述第一操作電壓，并基于延遲時鐘信號進行操作；第一決定電路，接收所述第一操作電壓，并根據(jù)所述第一操作電壓產(chǎn)生第一控制信號；以及第一可控延遲電路，具有第一可變延遲時間，并根據(jù)所述第一可變延遲時間產(chǎn)生第一延遲時鐘信號，其中所述第一可變延遲時間是根據(jù)所述第一控制信號來確定的。

本發(fā)明所提供的鐘緩沖器電路和集成電路，可以減少操作過程中所消耗的功率。

對于已經(jīng)閱讀后續(xù)由各附圖及內(nèi)容所顯示的較佳實施方式的本領(lǐng)域的技術(shù)人員來說，本發(fā)明的各目的是明顯的。

附圖說明

圖1為具有多電壓設(shè)計的集成電路的一示例性實施例。

圖2為時鐘緩沖器電路的一示例性實施例。

圖3A～3D為圖2所示的時鐘緩沖器電路的操作示意圖。

圖4為時鐘緩沖器電路的另一示例性實施例。

圖5為時鐘緩沖器電路的另一示例性實施例。

圖6A-6D是如圖5所示的時鐘緩沖器電路的操作示意圖。

圖7為具有多電壓設(shè)計的集成電路的一示例性實施例。

圖8為時鐘緩沖器電路的另一示例性實施例。

圖9為具有多電壓設(shè)計的集成電路的另一示例性實施例。

具體實施方式

以下描述為本發(fā)明的較佳實施例。以下實施例僅用來舉例闡釋本發(fā)明的技術(shù)特征，并非用以限定本發(fā)明。本發(fā)明的保護范圍當(dāng)視權(quán)利要求書所界定為準(zhǔn)。

圖1為具有多電壓設(shè)計的集成電路的一示例性實施例。如圖1所示，集成電路1包括功率模式控制電路10、多個決定電路(如11A和11B)、多個時鐘緩沖器電路(如12A和12B)、和多個功能電路(如13A和13B)。功率模式控制電路10產(chǎn)生和提供電壓至功能電路(如13A和13B)，以作為它們的操作電壓。在本實施例中，一個功能電路對應(yīng)于一個決定電路和一個時鐘緩沖器電路。換言之，決定電路的數(shù)量和時鐘緩沖器的數(shù)量等于功能電路的數(shù)量。在本實施例中，以兩個決定電路11A和11B、兩個時鐘緩沖器電路12A和12B、和兩個功能電路13A和13B為例來進行說明。功率模式控制電路10產(chǎn)生兩個電壓VDDA和VDDB分別提供至功能電路13A和13B，以作為功能電路13A和13B的操作電壓。在功能電路13A和13B之間有數(shù)據(jù)傳輸。

對于每個時鐘緩沖器電路，時鐘信號CKIN至少有兩個延遲路徑。每個時鐘緩沖器電路中的多個延遲路徑具有不同的延遲時間。例如，時鐘緩沖器電路12A包括兩個延遲路徑P120A和P121A。通過設(shè)置不同數(shù)量的串聯(lián)耦接(coupled in series)的緩沖器120A，延遲路徑P120A的延遲時間不同于延遲路徑P121A的延遲時間。在本實施例中，具有較多的緩沖器120A的延遲路徑P121A的延遲時間比具有較少的緩沖器120A的延遲路徑P120A的延遲時間更長。在圖1中，延遲路徑P120A包括兩個緩沖器120A，而延遲路徑P121A包括四個緩沖器120A。延遲路徑P121B的延遲時間也比延遲路徑P120B的延遲時間更長。在本實施例中，延遲路徑P120B的緩沖器120B的數(shù)量可以等于或不等于延遲路徑P120A的緩沖器120A的數(shù)量，延遲路徑P121B的緩沖器120B的數(shù)量可以等于或不等于延遲路徑P121A的緩沖器120A的數(shù)量。在圖1的實施例中，延遲路徑P120B包括一個緩沖器120B，而延遲路徑P121B包括三個緩沖器120B。在本實施例中，對于時鐘緩沖器電路12A和12B中的每一個，由于至少具有兩個延遲路徑，因此時鐘緩沖器電路具有多種延遲時間以產(chǎn)生相應(yīng)的延遲時鐘信號。

在下面的描述中，以時鐘緩沖器電路12A為例來進行說明。延遲路徑P120A和P121A耦接在輸入電路121A和輸出電路122A之間。輸入電路121A接收輸入時鐘信號CKIN，并根據(jù)輸入時鐘信號CKIN產(chǎn)生輸出時鐘信號CKOUTA。在本實施例中，輸入電路121A可以直接輸出該輸入時鐘信號CKIN以作為輸出時鐘信號CKOUTA或產(chǎn)生輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA的時序(timing)與輸入時鐘信號CKIN的時序同步。輸入電路121A和輸出電路122A由控制信號S11A來控制。決定電路11A從功率模式控制電路10接收電壓VDDA，并根據(jù)電壓VDDA產(chǎn)生控制信號S11A。輸入電路121A被控制信號S11A控制，以選擇性地提供輸出時鐘信號CKOUTA至延遲路徑P120A和P121A之間的一個特定延遲路徑，如延遲路徑P121A，在圖1中由左虛線箭頭表示。因此，輸出電路122A接收穿過(passing through)該特定延遲路徑(如延遲路徑P120A)的輸出時鐘信號CKOUTA，并輸出穿過該特定延遲路徑延遲的時鐘信號(簡稱“延遲時鐘信號CKDLYA”)至功能電路13A。功能電路13A基于延遲時鐘信號CKDLYA進行操作。此時，根據(jù)控制信號S11A，輸入電路121A阻止(block)輸入時鐘信號CKIN或從輸入時鐘信號CKIN獲得的任何時鐘信號(如輸出時鐘信號CKOUTA)被提供給延遲路徑P120A和P121A之間的另一個特定延遲路徑，該另一個特定延遲路徑不同于該輸出時鐘信號CKOUTA穿過的上述特定延遲路徑，該另一個特定延遲路徑即為延遲路徑P121A。在該實施例中，決定電路11B和時鐘緩沖器電路12B可以執(zhí)行類似的操作。

根據(jù)上面的實施例，對于每個時鐘緩沖器電路，用于延遲輸出時鐘信號的延遲路徑，是根據(jù)提供給相應(yīng)的功能電路的電壓來確定或選擇的。在每個時鐘緩沖器電路的操作期間，一個延遲路徑接收輸出時鐘信號，并操作以延遲該輸出時鐘信號。另一個延遲路徑不接收任何時鐘信號，而且不執(zhí)行時鐘延遲。因此，在操作過程中每個時鐘緩沖器電路所消耗的功率可以減少。

在以下的描述中，對集成電路1的操作細(xì)節(jié)的描述僅作為一個例子，決定電路11A、時鐘緩沖器電路12A、和功能電路13A的設(shè)置，如圖2所示。

參考圖2，輸入電路121A包括解多路復(fù)用器(demultiplexer)20A。解多路復(fù)用器20A具有接收輸入時鐘信號CKIN的輸入端T20A和分別耦接至延遲路徑P120A和P121A的兩個輸出端T21A和T22A。解多路復(fù)用器20A還具有接收控制信號S11A的控制端T23A。輸出電路122A包括多路復(fù)用器21A。多路復(fù)用器21A具有分別連接到延遲路徑P120A和P121A的兩個輸入端T24A和T25A、以及耦接至功能電路13A的輸出端T26A。多路復(fù)用器21A還具有接收控制信號S11A的控制端T27A。延遲路徑P120A和P121A的每一個由至少一個緩沖器串聯(lián)耦接形成。緩沖器越多，相應(yīng)的延遲路徑的延遲時間越長。在本實施例中，延遲路徑P121A的緩沖器120A的數(shù)量大于延遲路徑P120A的緩沖器120A的數(shù)量。因此，延遲路徑P121A的延遲時間比延遲路徑P120A的延遲時間長。

決定電路11A從功率模式控制電路10接收電壓VDDA，并根據(jù)電壓VDDA產(chǎn)生控制信號S11A。在本實施例中，決定電路11A可以檢測電壓VDDA的值，并根據(jù)檢測結(jié)果產(chǎn)生數(shù)字形式的控制信號S11A。控制信號S11A用來指示電壓VDDA處于相對較高電平(relatively high level)或相對較低電平(relatively low level)。當(dāng)電壓VDDA處于相對較高電平時，決定電路11A產(chǎn)生具有邏輯值“1”的控制信號S11A?？刂菩盘朣11A控制解多路復(fù)用器20A，將來自輸入端T20A的輸入時鐘信號CKIN傳送到輸出端T22A，以作為輸出時鐘信號CKOUTA。輸出時鐘信號CKOUTA被延遲路徑P121A延遲，然后傳送到多路復(fù)用器21A的輸入端T25A。此時，解多路復(fù)用器20A不會通過輸出端T21A發(fā)送輸入時鐘信號CKIN或從輸入時鐘信號CKIN獲得的任何時鐘信號至延遲路徑P120A。由控制信號S11A控制的多路復(fù)用器21A，將穿過延遲路徑P121A的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。相應(yīng)地，功能電路13A接收延遲時鐘信號CKDLYA，并基于延遲時鐘信號CKDLYA進行操作。

例如，當(dāng)電壓VDDA處于相對較低電平時，決定電路11A產(chǎn)生具有邏輯值“0”的控制信號S11A。由控制信號S11A控制的解多路復(fù)用器20A，將來自輸入端T20A輸入時鐘信號CKIN傳送到輸出端T21A，以作為輸出時鐘信號CKOUTA。輸出時鐘信號CKOUTA被延遲路徑P120A延遲，然后傳送到多路復(fù)用器21A的輸入端T24A。此時，解多路復(fù)用器20A不會通過輸出端T22A發(fā)送輸入時鐘信號CKIN或從輸入時鐘信號CKIN獲得的任何時鐘信號至延遲路徑P121A?？刂菩盘柨刂芐11A控制多路復(fù)用器21A，以將穿過延遲路徑P120A的輸出時鐘信號CKOUTA，從輸入端T24A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。相應(yīng)地，功能電路13A接收延遲時鐘信號CKDLYA，并基于延遲時鐘信號CKDLYA進行操作。

時鐘緩沖器電路12B和時鐘緩沖器電路12A具有相似的結(jié)構(gòu)。決定電路11B和時鐘緩沖器電路12B執(zhí)行與決定電路11A和時鐘緩沖器電路12A類似的操作。因此，此處省略詳細(xì)的描述。

根據(jù)決定電路11A和11B、時鐘緩沖器電路12A和12B的操作，在具有不同操作電壓的功能電路13A和13B之間的數(shù)據(jù)傳輸?shù)臅r序變化可以降低。在第一種情況下，功率模式控制電路10可產(chǎn)生相對較高電平的電壓給功能電路13A，以及產(chǎn)生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較小時鐘延遲(less clock latency)的高速(high speed)下操作，而功能電路13B可以在具有較大時鐘延遲(greater clock latency)的低速(low speed)下操作。此時，根據(jù)由具有邏輯值“1”的控制信號S11A控制的解多路復(fù)用器20A的操作，解多路復(fù)用器20A傳送輸入時鐘信號CKIN至延遲路徑P121A以作為輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA被具有較長延遲時間(longer delay time)的延遲路徑P121A延遲。根據(jù)由具有邏輯值“0”的控制信號S11B控制的解多路復(fù)用器20B的操作，解多路復(fù)用器20B傳送輸入時鐘信號CKIN至延遲路徑P120B以作為輸出時鐘信號CKOUTB，輸出時鐘信號CKOUTB被具有較短延遲時間(shorter delay time)的延遲路徑P120B延遲，如圖3A所示。由控制信號S11A控制的多路復(fù)用器21A，將被延遲路徑P121A延遲的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B控制的多路復(fù)用器21B，將被延遲路徑P120B延遲的輸出時鐘信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第二種情況下，功率模式控制電路10可產(chǎn)生相對較低電平的電壓給功能電路13A，以及產(chǎn)生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較大時鐘延遲的低速下操作，而功能電路13B可以在具有較小時鐘延遲的高速下操作。此時，根據(jù)由具有邏輯值“0”的控制信號S11A控制的解多路復(fù)用器20A的操作，解多路復(fù)用器20A傳送輸入時鐘信號CKIN至延遲路徑P120A以作為輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲。根據(jù)由具有邏輯值“1”的控制信號S11B控制的解多路復(fù)用器20B的操作，解多路復(fù)用器20B傳送輸入時鐘信號CKIN至延遲路徑P121B以作為輸出時鐘信號CKOUTB，輸出時鐘信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，如圖3B所示。由控制信號S11A控制的多路復(fù)用器21A，將被延遲路徑P120A延遲的輸出時鐘信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B控制的多路復(fù)用器21B，將被延遲路徑P121B延遲的輸出時鐘信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第三種情況下，功率模式控制電路10可產(chǎn)生相對較高電平的電壓給功能電路13A，以及產(chǎn)生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較小時鐘延遲的高速下操作，以及功能電路13B可以在具有較小時鐘延遲的高速下操作。此時，根據(jù)由具有邏輯值“1”的控制信號S11A控制的解多路復(fù)用器20A的操作，解多路復(fù)用器20A傳送輸入時鐘信號CKIN至延遲路徑P121A以作為輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA被具有較長延遲時間的延遲路徑P121A延遲。根據(jù)由具有邏輯值“1”的控制信號S11B控制的解多路復(fù)用器20B的操作，解多路復(fù)用器20B傳送輸入時鐘信號CKIN至延遲路徑P121B以作為輸出時鐘信號CKOUTB，輸出時鐘信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，如圖3C所示。由控制信號S11A控制的多路復(fù)用器21A，將被延遲路徑P121A延遲的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B控制的多路復(fù)用器21B，將由延遲路徑P121B延遲的輸出時鐘信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第四種情況下，功率模式控制電路10可產(chǎn)生相對較低電平的電壓給功能電路13A，以及產(chǎn)生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較大時鐘延遲的低速下操作，以及功能電路13B可以在具有較大時鐘延遲的低速下操作。此時，根據(jù)由具有邏輯值“0”的控制信號S11A控制的解多路復(fù)用器20A的操作，解多路復(fù)用器20A傳送輸入時鐘信號CKIN至延遲路徑P120A以作為輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲。根據(jù)由具有邏輯值“0”的控制信號S11B控制的解多路復(fù)用器20B的操作，解多路復(fù)用器20B傳送輸入時鐘信號CKIN至延遲路徑P120B以作為輸出時鐘信號CKOUTB，輸出時鐘信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，如圖3D所示。由控制信號S11A控制的多路復(fù)用器21A，將被延遲路徑P120A延遲的輸出時鐘信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B控制的多路復(fù)用器21B，將被延遲路徑P120B延遲的輸出時鐘信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

根據(jù)上述實施例中，通過在時鐘緩沖器電路12A和12B中的各自的延遲路徑，功能電路13A和13B的時鐘延遲得到補償。功能電路13A和13B之間的時鐘偏移被減輕或消除。此外，在每個時鐘緩沖器電路的操作期間，一個延遲路徑接收輸出時鐘信號，并操作以延遲所接收的輸出時鐘信號。另一個延遲路徑不接收任何時鐘信號用于時鐘延遲。因此，每個時鐘緩沖器電路在操作過程中所消耗的功率可以減少。

在另一個實施例中，輸入電路121A和121B可以包括時鐘門控單元(clock gating cell)?？刂菩盘朣11A和S11B的每一個均為具有多個比特(bits)的數(shù)字信號。時鐘門控單元的數(shù)量等于延遲路徑的數(shù)量。在下面的描述中，以輸入電路121A為例來說明。請參照圖4，輸入電路121A包括兩個時鐘門控單元40A和41A。時鐘門控單元40A和41A的每一個接收輸入時鐘信號CKIN和控制信號S11A。當(dāng)電壓VDDA處于相對較高電平時，決定電路11A產(chǎn)生控制信號S11A以使能時鐘門控單元41A，以產(chǎn)生輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA的時序與輸入時鐘信號CKIN的時序同步。輸出時鐘信號CKOUTA被延遲路徑P121A延遲，然后傳送到多路復(fù)用器21A的輸入端T25A。此時，根據(jù)控制信號S11A，時鐘門控單元40A是禁能的。也就是說，時鐘門控單元40A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN得到任何時鐘信號來傳送至延遲路徑P120A。由控制信號S11A控制的多路復(fù)用器21A，將穿過延遲路徑P121A的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。當(dāng)電壓VDDA處于相對較低電平時，決定電路11A產(chǎn)生控制信號S11A，以使能時鐘門控單元40A，以產(chǎn)生輸出時鐘信號CKOUTA，輸出時鐘信號CKOUTA的時序與輸入時鐘信號CKIN的時序同步。輸出時鐘信號CKOUTA被延遲路徑P120A延遲，然后傳送到多路復(fù)用器21A的輸入端T24A。此時，根據(jù)時鐘信號S11A，時鐘門控單元41A是禁能的。也就是說，時鐘門控單元41A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN得到任何時鐘信號來傳送至延遲路徑P121A。由控制信號S11A控制的多路復(fù)用器21A，將穿過延遲路徑P120A的輸出時鐘信號CKOUTA從輸入端T24A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。輸入電路121B與輸入電路121A具有相似的結(jié)構(gòu)。輸入電路121B執(zhí)行與輸入電路121A類似的操作。因此，此處省略詳細(xì)的描述。

在另一個實施例中，控制信號S11A和S11B均為具有多個比特的數(shù)字信號。在圖4的實施例中，每個控制信號為具有3個比特“B0B1B2”的數(shù)字信號。時鐘門控單元40A和41A分別被控制信號S11A的兩個比特(如B0和B1)控制。多路復(fù)用器21A由控制信號S11A的比特B2控制。如圖5所示，時鐘門控單元40A和40B均包括與門(AND gate)。與門50A接收輸入時鐘信號CKIN和控制信號S11A的比特B0，而與門51A接收輸入時鐘信號CKIN和控制信號S11A的比特B1。當(dāng)一個與門接收到的比特為“1”時，該與門產(chǎn)生輸出時鐘信號CKOUTA。也就是說，相應(yīng)的時鐘門控單元被使能。當(dāng)一個與門接收到的比特為“0”時，相應(yīng)的時鐘門控單元被禁能。

根據(jù)對應(yīng)于功能電路13A和13B的時鐘門控單元及時鐘緩沖器電路的操作，在功能電路13A和13B之間的數(shù)據(jù)傳輸?shù)臅r序變化可以降低。在第一種情況下，功率模式控制電路10可產(chǎn)生相對較高電平的電壓給功能電路13A，以及產(chǎn)生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較小時鐘延遲的高速下操作，而功能電路13B可以在具有較大時鐘延遲的低速下操作。請參照圖6A，此時，決定電路11A產(chǎn)生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信號S11A，決定電路11B產(chǎn)生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信號S11B。根據(jù)時鐘門控單元40A和41A的操作，與門51A產(chǎn)生輸出時鐘信號CKOUTA至延遲路徑P121A(即時鐘門控單元41A被控制信號S11A的比特B1使能)，輸出時鐘信號CKOUTA被具有較長延遲時間的延遲路徑P121A延遲，而與門50A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元40A被控制信號S11A的比特B0禁能)，如圖6A所示。根據(jù)時鐘門控單元40B和41B操作，與門50B產(chǎn)生輸出時鐘信號CKOUTB至延遲路徑P120B(即時鐘門控單元40B被控制信號S11B的比特B0使能)，輸出時鐘信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，而與門51B不會產(chǎn)生輸出時鐘信號CKOUTB或從輸入時鐘信號得到的任何時鐘信號(即時鐘門控單元51B被控制信號S11B的比特B1禁能)，如圖6A所示。由控制信號S11A的比特B2(B2＝1)控制的多路復(fù)用器21A，將由延遲路徑P121A延遲的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B的比特B2(B2＝0)控制的多路復(fù)用器21B，將由延遲路徑P120B延遲的輸出時鐘信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第二種情況下，功率模式控制電路10可產(chǎn)生相對較低電平的電壓給功能電路13A，以及產(chǎn)生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較大時鐘延遲的低速下操作，而功能電路13B可以在具有較小時鐘延遲的高速下操作。請參照圖6B，此時，決定電路11A產(chǎn)生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信號S11A，決定電路11B產(chǎn)生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信號S11B。根據(jù)時鐘門控單元40A和41A的操作，與門50A產(chǎn)生輸出時鐘信號CKOUTA至延遲路徑P120A(即時鐘門控單元40A被控制信號S11A的比特B0使能)，輸出時鐘信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲，而與門51A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元41A被控制信號S11A的比特B1禁能)，如圖6B所示。根據(jù)時鐘門控單元40B和41B操作，與門51B產(chǎn)生輸出時鐘信號CKOUTB至延遲路徑P121B(即時鐘門控單元41B被控制信號S11B的比特B1使能)，輸出時鐘信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，而與門50B不會產(chǎn)生輸出時鐘信號CKOUTB或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元被控制信號S11B的比特B0禁能)，如圖6B所示。由控制信號S11A的比特B2(B2＝0)控制的多路復(fù)用器21A，將由延遲路徑P120A延遲的輸出時鐘信號CKOUTA從輸入端T24A傳送到輸出終端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B的比特B2(B2＝1)控制的多路復(fù)用器21B，將的由延遲路徑P121B延遲的輸出時鐘信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第三種情況下，功率模式控制電路10可產(chǎn)生相對較高電平的電壓給功能電路13A，以及產(chǎn)生相對較高電平的電壓給功能電路13B。功能電路13A可以在具有較小時鐘延遲的高速下操作，以及功能電路13B可以在具有較小時鐘延遲的高速下操作。請參照圖6C，此時，決定電路11A產(chǎn)生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信號S11A，以及決定電路11B產(chǎn)生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信號S11B。與門51A產(chǎn)生輸出時鐘信號CKOUTA至延遲路徑P121A(即時鐘門控單元41A被控制信號S11A的比特B1使能)，輸出時鐘信號CKOUTA被具有較長延遲時間的延遲路徑P121A延遲，而與門50A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元40A被控制信號S11A的比特B0禁能)，如圖6C所示。根據(jù)時鐘門控單元40B和41B操作，與門51B產(chǎn)生輸出時鐘信號CKOUTB至延遲路徑P121B(即時鐘門控單元41B被控制信號S11B的比特B1使能)，輸出時鐘信號CKOUTB被具有較長延遲時間的延遲路徑P121B延遲，而與門50B不會產(chǎn)生輸出時鐘信號CKOUTB或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元被控制信號S11B的比特B0禁能)，如圖6C所示。由控制信號S11A的比特B2(B2＝1)控制的多路復(fù)用器21A，將由延遲路徑P121A延遲的輸出時鐘信號CKOUTA從輸入端T25A傳送到輸出端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B的比特B2(B2＝1)控制的多路復(fù)用器21B，將的由延遲路徑P121B延遲的輸出時鐘信號CKOUTB從輸入端T25B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在第四種情況下，功率模式控制電路10可產(chǎn)生相對較低電平的電壓給功能電路13A，以及產(chǎn)生相對較低電平的電壓給功能電路13B。功能電路13A可以在具有較大時鐘延遲的低速下操作，以及功能電路13B可以在具有較大時鐘延遲的低速下操作。請參照圖6D，此時，決定電路11A產(chǎn)生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信號S11A，決定電路11B產(chǎn)生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信號S11B。根據(jù)時鐘門控單元40A和41A的操作，與門50A產(chǎn)生輸出時鐘信號CKOUTA至延遲路徑P120A(即時鐘門控單元40A被控制信號S11A的比特B0使能)，輸出時鐘信號CKOUTA被具有較短延遲時間的延遲路徑P120A延遲，而與門51A不會產(chǎn)生輸出時鐘信號CKOUTA或從輸入時鐘信號CKIN獲得的任何時鐘信號(即時鐘門控單元41A被控制信號S11A的比特B1禁能)，如圖6D所示。根據(jù)時鐘門控單元40B和41B操作，與門50B產(chǎn)生輸出時鐘信號CKOUTB至延遲路徑P120B(即時鐘門控單元40B被控制信號S11B的比特B0使能)，輸出時鐘信號CKOUTB被具有較短延遲時間的延遲路徑P120B延遲，而與門51B不會產(chǎn)生輸出時鐘信號CKOUTB或從輸入時鐘信號得到的任何時鐘信號(即時鐘門控單元51B被控制信號S11B的比特B1禁能)，如圖6D所示。由控制信號S11A的比特B2(B2＝0)控制的多路復(fù)用器21A，將由延遲路徑P120A延遲的輸出時鐘信號CKOUTA從輸入端T24A傳送到輸出終端T26A，以作為延遲時鐘信號CKDLYA。由控制信號S11B的比特B2(B2＝0)控制的多路復(fù)用器21B，將由延遲路徑P120B延遲的輸出時鐘信號CKOUTB從輸入端T24B傳送到輸出端T26B，以作為延遲時鐘信號CKDLYB。

在上述實施例中，在一個時鐘緩沖器電路中有兩個延遲路徑，僅作為本發(fā)明的一個例子。在其它實施例中，為了最小化功能電路13A和13B之間的數(shù)據(jù)傳輸?shù)臅r序變化，至少一個時鐘緩沖器電路可包含兩個以上的延遲路徑，如三個延遲路徑。如圖7所示，時鐘緩沖器電路12A包括三個延遲路徑70A、71A和72A，以及時鐘緩沖器電路12B包括三個時延路徑70B、71B和72B。例如，由相應(yīng)的決定電路11A控制的輸入電路120A，產(chǎn)生輸出時鐘信號CKOUTA至三個延遲路徑70A、71A和72A其中之一，并阻止輸入時鐘信號CKIN或從輸入時鐘信號CKIN獲得的任何時鐘信號(如輸出時鐘信號CKOUTA)被提供給其他兩個延遲路徑。因此，該時鐘緩沖器電路120A和120B的功耗可降低。圖7所示的集成電路基于上述實施例中所描述的原理、操作和電路結(jié)構(gòu)而工作。因此，此處省略相關(guān)的描述。

在另一個實施例中，在一個時鐘緩沖器電路中的多個延遲路徑共享至少一個緩沖器。如圖1所示，延遲路徑P120A包括兩個緩沖器120A，延遲路徑P121A包括四個緩沖器120A。因此，延遲路徑P120A和P121A可以共享一個緩沖器。如圖8所示，有一個額外的延遲路徑P80。延遲路徑P80接收輸入時鐘信號CKIN，并延遲輸入時鐘信號CKIN。延遲的輸入時鐘信號CKIN被傳送到輸入電路121A以進行進一步的延遲操作。因此，在時鐘緩沖器電路12A中的緩沖器的數(shù)量可以減少。例如，與圖1-6D中的時鐘緩沖器電路12A相比，在圖8中的時鐘緩沖器電路12A中的緩沖器的數(shù)量從6下降到5。

在上述實施例中，延遲路徑P80中的緩沖器80的數(shù)量、延遲路徑P120A中的緩沖器120的數(shù)量、以及延遲路徑P121A中的緩沖器120的數(shù)量僅作為本發(fā)明的實施例，而并非用于限制本發(fā)明。這些可以根據(jù)系統(tǒng)的要求和電路設(shè)計來確定。

圖9為具有多電壓設(shè)計的集成電路的另一示例性實施例。在本實施例中，提供兩個可控延遲電路(controlled delay circuits)90A和90B，用于分別產(chǎn)生延遲時鐘信號至功能電路13A和13B?？煽匮舆t電路90A和90B具有可變延遲時間，可變延遲時間是根據(jù)來自檢測電路的相應(yīng)的控制信號來確定的。例如，可控延遲電路90A的可變延遲時間是由控制信號S11A來確定的，以使可控延遲電路90A根據(jù)確定的延遲時間來產(chǎn)生延遲時鐘信號CKDLYA。類似地，可控延遲電路90B的可變延遲時間是由控制信號S11B來確定的，以使可控延遲電路90B根據(jù)確定的延遲時間來產(chǎn)生延遲時鐘信號CKDLYB?？煽匮舆t電路90A和90B可以采用在圖2、4、5或7的實施例中所示的時鐘緩沖器電路12A和12B的結(jié)構(gòu)來實現(xiàn)。

本領(lǐng)域的技術(shù)人員將容易地觀察到，在不脫離本發(fā)明的精神和范圍內(nèi)，可以對裝置和方法進行多種修改和變動。因此，本發(fā)明的范圍應(yīng)以權(quán)利要求的范圍為準(zhǔn)。