專利名稱：用于數(shù)-模轉(zhuǎn)換器的西格馬-德爾他調(diào)制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于以數(shù)字計(jì)算的方法處理各種時變信號的設(shè)備，并特別涉及用于把經(jīng)數(shù)字處理過的信號轉(zhuǎn)換到模擬域的設(shè)備。
本發(fā)明將圍繞聲頻信號處理設(shè)備進(jìn)行說明，然而，其效用并不局限于上述用途。對本發(fā)明可以處理的各種類型的信號的唯一限制僅涉及信號帶寬，以及具有足夠操作速度的電路元件的可用性。
使用數(shù)字電路來處理各種聲頻信號是已知的。一般，這種電路把各種模擬聲頻信號轉(zhuǎn)換成二進(jìn)制值，用二進(jìn)位電路以算術(shù)法操縱各二進(jìn)制值，以完成濾波、音調(diào)和音量控制等等功能，然后，再把該處理過的二進(jìn)制值逆轉(zhuǎn)為用于再現(xiàn)聲音的模擬信號。為了使用于將模擬信號轉(zhuǎn)換成二進(jìn)制值的電路減至最低限度，往往利用西格馬-德爾他(sigma-delta)調(diào)制器。通常，各西格馬-德爾他調(diào)制器以大于出現(xiàn)的最高聲頻數(shù)量級的頻率對所述聲頻信號抽樣。由西格馬-德爾他調(diào)制器提供的信號的量化是比較粗的。一般，對所述高頻率、粗略量化的樣值進(jìn)行濾波和二次抽樣，以形成具有極小量化誤差和易操縱的抽樣率的各種樣值。例如，請參見發(fā)表在1986年1月出版的電氣及電子工程師學(xué)會通訊會刊(IEEETransactionsonCommunications)COM-34卷，第1期，第72-76頁上，由JamesC.Candy所著題為“用于西格馬-德爾他調(diào)制的十抽一法”(“DecimationForSigmaDeltaModulation”)以及發(fā)表在1985年3月出版的IEEETransactionsonCommunications，COM-33卷，第3期，第249-258頁上，題為“西格馬-德爾他調(diào)制中二重積分的應(yīng)用”(“AUesofDuoubleIntegrationinSigmaDeltaModulation”)的兩篇論文。所述二次抽樣的信號經(jīng)較低頻率下的處理，然后轉(zhuǎn)變?yōu)槟M形式。為了將用于數(shù)字-模擬轉(zhuǎn)換的電路減至最少，一些這樣的系統(tǒng)對處理后的二進(jìn)制值進(jìn)行再次抽樣達(dá)較高的頻率和很粗的量化層次，例如，兩層。然后，所述經(jīng)粗略量化和高頻取樣值在電容器上進(jìn)行積分/均分，以產(chǎn)生所述模擬信號。再次量化是借助插值法完成的。例如，請參見發(fā)表在1986年1月出版的IEEETransactionsonCommunications，COM-34卷，第1期，第77-81頁上，由JamesC.Candy等人所著題為“用于數(shù)字-模擬轉(zhuǎn)換的雙重插值法”(“DoubleInterpolationForDigital-to-AnalogConversion”)的論文。由Candy等人所描述的該種類型的插值法含有對每個處理后樣值進(jìn)行n次累加的過程，此處，n相當(dāng)于重復(fù)抽樣因數(shù)。象這樣的累加值勢必變得很大而需要比較大的累加器。此外，如果二進(jìn)制值是以位串行格式被處理的話，由于所述高重復(fù)抽樣頻率和大累加值的結(jié)果，在所述處理電路上會強(qiáng)加上有效速度的若干限制。
本發(fā)明的一個目的是提供簡化的、避免在插值法中處理大量累加值的數(shù)字-模擬轉(zhuǎn)換設(shè)備。
本發(fā)明的另一目的是提供以流水線方式操作，以便將整個系統(tǒng)的各種時間約束減至最低限度的位串行數(shù)字-模擬轉(zhuǎn)換器。
本發(fā)明體現(xiàn)在一種數(shù)字-模擬轉(zhuǎn)換裝置中，該裝置包括有，用于以第一抽樣頻率供應(yīng)位串行二進(jìn)制樣值的信號輸入端。一個抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器與所述輸入端聯(lián)接，用于對所述位串行二進(jìn)制樣值進(jìn)行再次抽樣，以產(chǎn)生比所述位串行二進(jìn)制樣值更粗略的量化和以比所述第一抽樣率更高頻率的抽樣值。包括若干個一比特串行累加器的西格馬-德爾他調(diào)制器互聯(lián)成流水線操作方式。一個積分/均分電路與西格馬-德爾他調(diào)制器耦合，用于根據(jù)所述粗略量化的樣值產(chǎn)生模擬信號。


圖1是包括用于數(shù)字-模擬轉(zhuǎn)換的西格馬-德爾他調(diào)制器的一個處理系統(tǒng)的方框圖;
圖2是單回路數(shù)字式西格馬-德爾他調(diào)制器的方框圖;
圖3是單回路、流水線式位串行西格馬-德爾他調(diào)制器的方框圖;
圖4和5是圖3裝置的個別方框的原理圖;
圖6是雙回路西格馬-德爾他調(diào)制器的方框圖;
圖7是雙回路、流水線式位串行西格馬-德爾他調(diào)制器的方框圖;
圖8、9和10是圖7裝置中個別方框的原理圖;
圖11是脈沖變換器的邏輯原理圖;
圖12是時分多路轉(zhuǎn)換信號的時間圖;
圖13是對圖3和圖7電路的操作進(jìn)行說明中有用的時間圖;以及圖14是說明圖3和圖7電路中所用量化器的邏輯運(yùn)算的邏輯值表。
圖1說明對把模擬信號轉(zhuǎn)換成數(shù)字格式、以數(shù)字計(jì)算的方法處理信號，以及把所述處理后信號再逆轉(zhuǎn)為模擬格式有用的處理裝置。由于數(shù)字電路在老化和溫度變化的情況下相對的參數(shù)穩(wěn)定性，所以最好以數(shù)字形式來處理各種信號。
加到端點(diǎn)10上的模擬信號與模-數(shù)轉(zhuǎn)換器12的輸入端聯(lián)接，該模-數(shù)轉(zhuǎn)換器12產(chǎn)生相當(dāng)于模擬信號的二進(jìn)制樣值。所述二進(jìn)制樣值可以或取并行位或取位串行格式。將所述二進(jìn)制樣值聯(lián)接到數(shù)字處理電路14。當(dāng)被處理的信號是聲頻信號時，處理機(jī)14可包括濾波器和伴隨的功能元件以及為執(zhí)行音調(diào)、音量及平衡控制的各元件。再將該經(jīng)處理后的二進(jìn)制樣值加到抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器16，后者產(chǎn)生具有比加到其輸入端的信號更高的抽樣頻率和更粗的量化的輸出樣值。來自調(diào)制器16的樣值加到脈沖變換器18，后者將來自調(diào)制器16的二進(jìn)制樣值變換為脈寬調(diào)制信號，或脈沖幅度調(diào)制信號，或某些其他形式有助于通過諸如積分器/均分器20那樣比較簡易的電路來再現(xiàn)模擬形式的信號。
圖2說明單回路抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器，該調(diào)制器可以補(bǔ)充圖1中的元件16。圖2中，將所述經(jīng)處理的二進(jìn)制信號聯(lián)接到鎖存電路22的數(shù)據(jù)輸入端D。在與各輸入樣值同步出現(xiàn)的輸入抽樣時鐘信號FIS的控制下，所述信號被裝入鎖存電路22。鎖存電路22的輸出聯(lián)接到減法器24、加法器26、單樣值延遲元件28和量化器30的級聯(lián)上。所述延遲元件28與量化器30之間的相互連接端被聯(lián)接到加法器26的第二輸入端。量化器30的輸出端回聯(lián)到減法器24的減數(shù)輸入端。借助于具有確定的所述輸出抽樣速率的頻率、并且一般至少可能大于輸入抽樣頻率一個數(shù)量級的頻率的輸出時鐘信號FOS對所述延遲元件28進(jìn)行計(jì)時。24、26、28和30各元件的組合構(gòu)成通常用于模-數(shù)轉(zhuǎn)換的傳統(tǒng)型抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器。在當(dāng)前應(yīng)用中，同時包括鎖存器22，用于以慢于調(diào)制器的遞歸速率的頻率供應(yīng)各樣值，使所述西格馬-德爾他調(diào)制器實(shí)現(xiàn)對一個更高頻率的二進(jìn)制樣值進(jìn)行再次抽樣，以便為簡化數(shù)字-模擬轉(zhuǎn)換提供粗略量化的樣值。從所述西格馬-德爾他調(diào)制器輸出的是數(shù)目有限的樣值序列。倘若所述輸出抽樣率fOS是輸入抽樣率fES的K倍，在K個輸出抽樣周期內(nèi)，所述輸出樣值的平均值接近所述輸入樣值的值。在各持續(xù)的時間周期內(nèi)，輸出信號的平均值基本上等于輸入信號。
在將參照附圖3-5和7-11說明的特定的實(shí)施例中，假設(shè)輸入信號的幅度被限制在+0.999至-1值范圍內(nèi)。所述量化器，例如，元件30提供表1中所列出的四個值。
表1量化器輸入范圍量化器輸出值二進(jìn)制的輸入＜-1.0+1.5001.1000…-1.0≤輸入＜0+0.5000.1000…0≤輸入＜1.0-0.5111.1000…輸入≥1.0-1.5110.1000…要注意即使對所述調(diào)制器的輸入信號限制在0.9999至-1.0值的范圍內(nèi)，但由于加法器26和延遲元件28的連接的積分功能的結(jié)果，輸入到量化器的值可以大于±1。第二，量化器的各輸出值與量化器的各輸入值是相反極性的。由于以相反的極性來提供各輸出值，因此，可以用加法器來實(shí)現(xiàn)減法器24的功能以簡化硬件。在脈沖轉(zhuǎn)換器和/或模擬積分器/均分器中又有效地轉(zhuǎn)換量化器各輸出值的極性，以提供所要求的模擬輸出信號。
將圖3-5和7-11的各實(shí)施例設(shè)計(jì)成能處理位串行樣值。在將要說明的各實(shí)例中，所述輸入抽樣周期是所述輸入抽樣位速率的35個周期，然而，所述樣值被限為15個數(shù)值位加一個符號位，并且是取二進(jìn)制補(bǔ)碼格式。首先出現(xiàn)最低有效位，而符號位出現(xiàn)于第16位時間。各符號位延續(xù)于抽樣周期的剩余的持續(xù)時間。所述輸入信號是由，例如，四個信號的抽樣值序列組成的時分多路轉(zhuǎn)換信號。于是，所述輸入信號的格式是S1，S2，S3，S4，S1，S2，S3，S4，S1，S2…的形式，此處，信號S1和S2可相當(dāng)于左和右立體聲信號，而信號S3和S4可相當(dāng)于增強(qiáng)的左和右立體聲信號。圖12示出這種輸入信號的通用格式。
參照圖3，圖示中多路轉(zhuǎn)換的位串行輸入信號加到電路元件36的輸入端32上。由單元A和C組成的元件36完成圖2中元件22-28的各種功能。聯(lián)接到元件36的右手端的邏輯電路相當(dāng)于量化器30。位串行抽樣值的各比特隨著最低有效位(LSB)被裝入最左邊的單元38而順序裝入各單元，最高有效值位被裝入C單元40，而持續(xù)的符號位被裝入C單元42、44和46。通過加到端點(diǎn)34上的掃描脈沖來控制各比特逐一裝入諸單元。在示范性的實(shí)施例中，每個輸入抽樣周期出現(xiàn)一次所述掃描脈沖，它持續(xù)一個位周期，并且是在緊接每個樣值的LSB出現(xiàn)之前的位時間內(nèi)出現(xiàn)的。
對于如上定義的抽樣值，二進(jìn)制小數(shù)點(diǎn)出現(xiàn)于單元40與42之間。正如已予定義的量化器的功能應(yīng)答，只有通過元件36處理的抽樣值的整數(shù)部分需要受到量化器的檢驗(yàn)以產(chǎn)生量化器的輸出樣值。在圖3實(shí)施例中，由來自單元42、44和46的輸出比特來表示每個經(jīng)處理抽樣值的整數(shù)部分。參照表1，可以看到由量化器提供的各二進(jìn)制輸出樣值在整數(shù)位置有三個可變比特，在緊接二進(jìn)制小數(shù)點(diǎn)的右邊比特位置中是邏輯“1”值比特，而在剩余的比特位置中則都是零值比特。更小的有效位全部都是零值，由于對輸入樣值加上或減去零值比特將不會改變所述樣值，所以不需要把它們包括在用于同所述輸入抽樣值進(jìn)行組合的反饋通路中。因?yàn)榱炕髟诰o接二進(jìn)制小數(shù)點(diǎn)右邊的輸出比特總是邏輯“1”值，所以在元件36中相當(dāng)于單元40的上述比特位置上反饋一個恒定的“1”值。在圖3中示出的上述邏輯“1”聯(lián)接到單元40的量化數(shù)據(jù)輸入(QDI)端上。該示范性的量化器設(shè)計(jì)成只能提供三個較高有效的可變整數(shù)比特，它們各自聯(lián)接到元件36的單元42、44和46。
對于一個特定的樣值來說，由單元42、44和46輸出的樣值比特是順序地出現(xiàn)的。也就是說，樣值Si的最高有效位(MSB)是在樣值Si的第二個MSB從單元44輸出后的一個位周期后從單元46輸出的，而從單元44輸出的樣值Si的第二個MSB是在樣值Si的第3個MSB從單元42輸出后的一個位周期以后輸出的，等等。為了使通過量化器檢測的相應(yīng)各樣值的三個MSB′s對準(zhǔn)時間，在量化器電路中包含延遲元件48、54和56。延遲元件48、54和56各提供一個位周期的延遲。聯(lián)接到單元42的數(shù)據(jù)輸出端DO的延遲元件48，使由單元42提供的樣值比特與從單元44輸出DO處可得到的樣值比特對準(zhǔn)時間。將來自延遲元件48的樣值比特聯(lián)接到“與非”門52和“或非”門50的第一輸入端。將來自單元44的樣值比特聯(lián)接到“與非”門52和“或非”門50的第二輸入端。將“與非”門和“或非門的輸出端分別聯(lián)接到延遲元件56和54上，該兩延遲元件使來自元件48和單元44的各樣值比特的中間檢測結(jié)果與來自單元46的樣值比特對準(zhǔn)時間。將延遲元件54和56的輸出端分別聯(lián)接到二比一多路復(fù)用器58的第一和第二輸入端上。多路復(fù)用器58受控于單元46的輸出，以根據(jù)單元46的輸出是邏輯“1”還是“0”而分別提供來自延遲元件56或54的輸出信號。
從單元46的輸出比特加到反相器60，后者補(bǔ)足上述比特。多路復(fù)用器58的輸出經(jīng)由一個位周期的延遲元件68聯(lián)接到單元42的量化數(shù)據(jù)輸入端(QDI)上。反相器60的輸出經(jīng)由一個位周期的延遲元件64和66聯(lián)接到單元44的QDI端上，并經(jīng)由一個位周期的延遲元件62-66聯(lián)接到單元46的QDI端上。延遲元件62-68進(jìn)行結(jié)合以便為各C單元的處理延遲提供延遲補(bǔ)償，使得適當(dāng)?shù)牧炕鬏敵龀闃又档玫角‘?dāng)?shù)臅r間調(diào)整，并且，與四個時分多路轉(zhuǎn)換樣值中適當(dāng)?shù)囊粋€進(jìn)行組合。
從量化器輸出中反饋給元件36的是二比特樣值。表1指明所要求的量化器輸出是四比特樣值。前已指出，二進(jìn)制小數(shù)點(diǎn)右邊第一位是恒定“1”值，而且該值是由硬件接線連到單元40上的。量化器輸出的第三個MSB(表1)是由多路復(fù)用器58提供的。第一和第二MSB′s對量化器的所有輸出值來說都是相同的。這二個比特都是由反相器60提供的。
圖14中邏輯上表明量化器的操作。在圖14中，以40-46標(biāo)志的各列，表明從單元42、44和46可得到的每個樣值的三個MSB′s的比特值的所有可能的組合形式。在列42-46列中的各值假定是要對準(zhǔn)時間的，即在標(biāo)志42和44列下面的各比特值表示來自單元42和44的各比特值，它們相對于來自單元46的各比特值已經(jīng)分別被延遲二個和一個位周期。以VALUE標(biāo)志的列表明值的范圍，整個值可假定具有在列42-46中所表明的所述特定的三個MSB′s。以NOR和NAND標(biāo)志的列表示用于由列42和44所確定的邏輯輸入值對的“或非”門和“與非”門50和52的邏輯輸出值。以MUX和INV標(biāo)志的列表示元件58和60響應(yīng)在列NOR、NAND和46中所列出的值后的輸出值。以輸出1標(biāo)志的列是由元件58和60反饋到元件36的二進(jìn)制補(bǔ)碼。這些值通過把反相器輸出值INV與其自身的復(fù)制結(jié)合，然后又把多路復(fù)用器輸出比特MUX與其結(jié)合而得到確定。列輸出2表示二比特量化器輸出值，后者被加到脈沖變換器上。這些樣值OUT2中每個最左的比特(MSB)等于由反相器60提供的邏輯值INV，而其最右的比特(LSB)等于經(jīng)由反相器69提供的多路復(fù)用器輸出MUX的補(bǔ)碼。在列輸出1和輸出2中的位模式是并行位樣值。樣值OUT1的各比特借助于延遲元件62-68的操作，有效地排列成流水線格式。
在圖4中對圖3的A單元詳細(xì)作了說明，而C單元在圖5中得到詳細(xì)說明。在圖4中，元件92-98、102、106-112和122全是單比特延遲級。這些延遲級都受控于系統(tǒng)時鐘Fc(見圖14)，并且，這些延遲級各自提供一個時鐘Fc周期的延遲(等于一個位周期)。A單元各自包括串行數(shù)據(jù)輸入端SDI和串行數(shù)據(jù)輸出端SDO，它們相互連接并聯(lián)接到多路復(fù)用器114的一個信號輸入端上。所述單元包括掃描脈沖輸入SPI端和掃描脈沖輸出SPO端經(jīng)由延遲元件122互相連接。SPO還聯(lián)接到多路復(fù)用器114的控制輸入端。聯(lián)接到所述SPI端的掃描脈沖在加到SPI之后的一個位周期時聯(lián)接到多路復(fù)用器114的控制輸入端。多路復(fù)用器114的輸出端通過延遲元件106、108、110和112的級聯(lián)，而聯(lián)接到多路復(fù)用器114的第二輸入端。所述A單元還包括一個加法器104，它具有經(jīng)由延遲元件106聯(lián)接到多路復(fù)用器114的輸出端的加數(shù)輸入端。所述加法器104包括進(jìn)位輸入端CI、經(jīng)由延遲元件102聯(lián)接到進(jìn)位輸出端CO的進(jìn)位輸出、和數(shù)輸出和被加數(shù)輸入。所述和數(shù)輸出通過延遲元件92、94、96和98的級聯(lián)又聯(lián)接到被加數(shù)輸入上。
每個A單元是一個比特時分多路復(fù)用累加器。使用時，四個連續(xù)的輸入樣值的第i個比特常駐在相應(yīng)的延遲元件106-112中。這些比特與時鐘Fc同步地再循環(huán)，并且順序地聯(lián)接到加法器104的加數(shù)輸入端。由加法器104產(chǎn)生的和數(shù)輸出值同步地反饋到其被加數(shù)輸入端。由于在再循環(huán)回路中與在加法器輸出輸入聯(lián)接中具有相同的延遲，因此每當(dāng)特定樣值的比特聯(lián)接到加數(shù)輸入端時，所述相應(yīng)的累加和數(shù)總是同時也聯(lián)接到被加數(shù)輸入端上。
名A單元中每個A單元的CO、SDO和SPO各端點(diǎn)并聯(lián)連接，而上述各端點(diǎn)又被分別聯(lián)接到下一個鄰近單元的CI、SDI和SPI各端。最左的A單元38的進(jìn)位輸入端CI聯(lián)接到邏輯零值。最左的A單元的串行數(shù)據(jù)輸入SDI聯(lián)接到數(shù)據(jù)輸入端32。所述掃描脈沖輸入端SPI則聯(lián)接到端點(diǎn)34。
所述C單元(圖5)就其包含有包括多路復(fù)用器146和延遲元件148-154的再循環(huán)回路;包括加法器106、反饋延遲元件164-170的一位累加器;以及進(jìn)位輸入和輸出端點(diǎn)CI1130和CO1138;串行數(shù)據(jù)輸入和輸出端SDI134和SDO142;以及掃描脈沖輸入和輸出端SPI136和SPO144來說，與所述A單元是類似的。所述C單元與A單元不同是由于要求它既要完成所述A單元的累加功能，又要完成圖2中由減法器24所表明的減法功能(即，一比特的減法功能)。為了完成所述減法功能，需要一個附加的加法器156，后者被插入在再循環(huán)回路與加法器160的加數(shù)輸入端之間。加法器156的被加數(shù)輸入端聯(lián)接到加上來自量化器輸出信號的量化數(shù)據(jù)輸入端QDI。加法器156具有進(jìn)位輸入(CI2)端132和經(jīng)由延遲元件158聯(lián)接到進(jìn)位輸出(CO2)端140的進(jìn)位輸出。所述C單元還包括和數(shù)數(shù)據(jù)輸出(DO)端172，該端經(jīng)由延遲元件164聯(lián)接到加法器160，以便將所述經(jīng)處理的抽樣值的較高有效位提供給量化器的各輸入端。
各C單元與相應(yīng)各單元的CO1，CO2，SDO和SPO各端并聯(lián)連接，而所述各端點(diǎn)又分別聯(lián)接到下一個鄰近單元的CI1，CI2，SDI和SPI端上。C單元40的輸入端CI1，SDI和SPI分別聯(lián)接到A單元39的輸出端CO、SDO和SPO上。單元40的輸入端CI2聯(lián)接到邏輯零值。
圖4和圖5的所述各A單元和所述C單元，在相應(yīng)加法器與CO端之間被示出具有一個一位周期的延遲元件。該延遲元件可變換定位于CI端與相應(yīng)的加法器之間。另一方面，倘若在加到加法器輸入端的各信號與所產(chǎn)生的進(jìn)位輸出信號之間已固有一個比特的延遲，則完全可省去該延遲元件。
下面將參照圖12和13對元件36的操作進(jìn)行說明。如圖12所示，所述各輸入抽樣值是來自四種信號的時分多路轉(zhuǎn)換樣值。這樣，每四個輸入樣值代表所述同一信號。圖13中通過以串行輸入標(biāo)志的時間塊來說明所述輸入信號的位串行格式。這種樣值包括15個以1-15標(biāo)志的數(shù)值位和20個以5標(biāo)志的符號位，所有這20個符號位都是出現(xiàn)在第16個以符號位標(biāo)志的時間塊的樣值符號位的重現(xiàn)。事實(shí)上，最后17個位周期的比特值是不需要明確表示的，因?yàn)樵?6總共有18個單元只能容納最初的18比特。所述位串行各樣值被加到最左面A單元38的SDI端上。
抽樣比特多路分配信號(掃描脈沖)聯(lián)接到最左面A單元的SPI端上。上述信號每個抽樣間隔包括一個脈沖，該脈沖持續(xù)一位周期或稍短一些，并且，在相應(yīng)輸入樣值的LSB出現(xiàn)之前一個位周期內(nèi)發(fā)生。所述掃描脈沖在延遲元件122中延遲一位周期后，與在多路復(fù)用器114的信號輸入端出現(xiàn)的輸入樣值的LSB同時出現(xiàn)于多路復(fù)用器114的控制輸入端，從而支配多路復(fù)用器114把新樣值的LSB裝入延遲元件106。在以下的連續(xù)的34個位周期，使多路復(fù)用器114能夠在所述延遲元件106-112中重復(fù)循環(huán)數(shù)據(jù)。在輸入樣值的第二個最低有效位出現(xiàn)期間，所述掃描脈沖出現(xiàn)于第二個A單元的多路復(fù)用器114的控制輸入端，從而將第二個最低有效位裝入所述第二個A單元的延遲元件106中。以類似方式將余下的樣值比特依次連續(xù)地裝入元件36的A單元和C單元。以流水線形式來執(zhí)行將相應(yīng)各樣值比特裝入元件36的諸單元的操作。同樣地，以流水線形式來完成一個樣值的所有比特的累加操作。在把一個比特輸入到一個單元與相當(dāng)于在該比特上執(zhí)行累加的進(jìn)位輸出信號出現(xiàn)之間存在一位時間延遲。因此，當(dāng)樣值的第n個比特加到所述第n個單元上時，來自所述第(n-1)個單元的進(jìn)位輸出信號也同時出現(xiàn)以便與第n個單元中的第n個比特相組合。所述樣值各比特的累加隨著樣值各比特的輸入而循著所述各單元前進(jìn)。
在所述第35位時間時，出現(xiàn)另一個掃描脈沖，于是，在第36位時間持續(xù)過程中出現(xiàn)下一個接著發(fā)生的樣值的LSB。當(dāng)所述第36位時間期間，支配A單元38的多路復(fù)用器114將這個LSB裝入延遲元件106。因?yàn)樵谠傺h(huán)回路中有四次延遲，而且每個樣值有35個位時間，所以前一個樣值的所述LSB已經(jīng)進(jìn)動到延遲級112，這樣，就不會發(fā)生所述時分多路轉(zhuǎn)換信號的不同抽樣比特之間的混淆現(xiàn)象。所述第二樣值相應(yīng)各比特，順序依次地被裝入元件36的諸單元中。
在所述第70位時間時，出現(xiàn)另一個掃描脈沖，于是，當(dāng)所述第71位時間時，所述第三樣值的LSB出現(xiàn)在A單元38的SDI端。在所述第71位時間持續(xù)過程中，該LSB被裝入延遲元件106。由于前面提到的在再循環(huán)回路中樣值各比特進(jìn)動的結(jié)果，在所述第71位時間時，來自第一和第二樣值的所述各樣值比特分別常駐在延遲元件110和112中，因此不會發(fā)生信號混淆現(xiàn)象。要注意所述進(jìn)動類似地出現(xiàn)在元件36中的所有各單元中，以保持來自各獨(dú)立信號的各比特之間互不相混。
在下一個接著發(fā)生的樣值周期內(nèi)，來自所述第四信號的各樣值比特被裝入元件36。
在所述第140位時間時，第五樣值的LSB出現(xiàn)于A單元38的SDI端，并被裝入延遲元件106。所述第五樣值是由第一樣值所表示的相同信號的第二個樣值。所述第五樣值在所述再循環(huán)回路的延遲元件106中取代了所述第一樣值。同樣地，順序出現(xiàn)的第六、第七和第八樣值，在所述再循環(huán)回路的各延遲元件中取代了所述第二、第三和第四樣值。
當(dāng)每個位周期期間，包含于每一個A單元中的四個比特之一經(jīng)歷累加過程，同時，包含于每一個C單元中的四個比特之一經(jīng)歷差分化和累加過程。因?yàn)閷σ惶囟ㄐ盘柕母鬏斎霕又凳敲克膫€抽樣周期進(jìn)行一次置換，所以每個樣值經(jīng)歷35的4倍的四分之一、即35個累加過程。因此，在圖示的實(shí)施例中，對所述時分多路轉(zhuǎn)換信號的每一信號來說，所述再次抽樣頻率是輸入頻率的35倍。
在最初四個樣值周期以后，圖3的裝置每一位時間產(chǎn)生一個有效的再次抽樣輸出樣值。對該再次抽樣輸出的樣值進(jìn)行相似于所述輸入信號時分多路轉(zhuǎn)換。在圖13中通過以QO標(biāo)志的各時間塊說明了量化器輸出的格式。
來自量化器的輸出樣值連接到脈沖變換器71，后者多路分配所述四個信號S1-S4，并且，把并行位量化器輸出樣值，根據(jù)量化器輸出是+1.5、+0.5、-0.5或是-1.5而分別變換成每個樣值具有0、1、2或3個邏輯“1”值或脈沖的位串行樣值。所述各輸出脈沖被加到對脈沖敏感的模擬積分器/均分器上以產(chǎn)生模擬輸出信號。加到模擬積分器/均分器上的每個位串行樣值的脈沖數(shù)越多，所述積分模擬輸出值就越正。如上面剛說到的，較多位串行樣值脈沖是伴隨較負(fù)的量化器輸出值而產(chǎn)生。然而，應(yīng)當(dāng)記得所述量化器是用來提供相反極性的量化值的，以便通過用加法器而不用減法器在元件36中簡化減法過程。
在圖3中，脈沖變換器71由四個每個具有聯(lián)接到量化器輸出端上的各輸入端的并行變換器70-76組成。支配所述四個變換器在連續(xù)的位時間期間每隔三個樣值接受來自所述量化器的獨(dú)有樣值序列。舉例來說，變換器70只接受S1樣值，而變換器72只接受S2樣值。借助于加到端點(diǎn)78上的信號RE，順序選通相應(yīng)變換器。信號RE聯(lián)接到級聯(lián)的延時元件80、82和84上，其中順序延遲一位時間塊體并聯(lián)接到相應(yīng)變換器上。
圖13中示出，變換器70與所述信號RE直接聯(lián)接。加到變換器72上的信號RE的延遲的復(fù)制品RE1，以及由變換器70和72所提供的位串行輸出樣值SO1和SO2的定時也如圖13中所示。
圖11是變換器70-76之一的示范性實(shí)施例。來自量化器的輸出樣值比特被標(biāo)志為b0和b1。比特b1是較高有效位，因此，具有兩倍于所述較低位b0的權(quán)。為便于區(qū)分所述權(quán)的差異，在反相器69中對所述比特b0進(jìn)行求反，然后將樣值b1b0加到圖11的電路上。在圖14的輸出2欄中列出了所述各樣值b1b0。
參照圖11，當(dāng)脈沖RE在端點(diǎn)501處出現(xiàn)時，同時出現(xiàn)的量化器樣值的比特b1b0被裝入所述電路。其后，一直有效地?cái)嚅_所述量化器的輸出直到在三個位時間以后發(fā)生的下一個脈沖RE出現(xiàn)為止。裝入電路的所述各比特又順序從電路讀出，以便在端點(diǎn)520處產(chǎn)生所需位串行輸出流。
比特b1加到端點(diǎn)502上，后者被聯(lián)接到“與”門504的一個輸入端以及多路復(fù)用器512的“1”數(shù)據(jù)輸入端上。比特b0聯(lián)接到多路復(fù)用器508的“1”數(shù)據(jù)輸入端上。信號RE加到端點(diǎn)501上，后者被聯(lián)接到“與”門504的第二輸入端以及多路復(fù)用器508和512的控制輸入端上?！芭c”門504的輸出端聯(lián)接到D型鎖存器506的數(shù)據(jù)輸入端，所述鎖存器506的輸出被聯(lián)接到多路復(fù)用器508的“0”數(shù)據(jù)輸入端。多路復(fù)用器508的輸出聯(lián)接到D型鎖存器510的數(shù)據(jù)輸入端，所述鎖存器510的輸出被聯(lián)接到多路復(fù)用器512的“0”數(shù)據(jù)輸入端。多路復(fù)用器512的輸出聯(lián)接到D型鎖存器514的數(shù)據(jù)輸入端，所述鎖存器514的輸出提供所述位串行輸出樣值。當(dāng)信號RE是高電位時，使多路復(fù)用器508和512相應(yīng)的“1”數(shù)據(jù)輸入端耦合到它們相應(yīng)的輸出端，同時使“與”門504通過比特b1的邏輯值。因此，當(dāng)信號RE是高電位時，比特b1被裝入鎖存器506和鎖存器514，而比特b0則被裝入鎖存器510。各鎖存器的裝入操作是通過加到各鎖存器的相應(yīng)時鐘輸入端C的時鐘信號Fc而完成的。當(dāng)信號RE接著變成低電位時，使多路復(fù)用器508和512構(gòu)成鎖存器514、510和506的級聯(lián)連接。其后，時鐘信號Fc順序地對保存在鎖存器510和506中到端點(diǎn)520的數(shù)據(jù)計(jì)時。因?yàn)楸忍豣1被裝入兩個鎖存器而比特b0只被裝入一個鎖存器，所以比特b1的加權(quán)值相對于比特b0來說是雙倍的。倘若有人把圖14的輸出2欄中所列的所述比特值加到圖11的電路入口，并跟蹤其通過該電路，將可以看到所述相應(yīng)的各位串行輸出值等于列入圖14輸出3欄中的各抽樣值。
圖6示出一個傳統(tǒng)型雙回路抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器，它包括級聯(lián)的減法器192;包括加法器194和延遲元件196的第一累加器;第二減法器198;包括加法器200和延遲元件202的第二累加器;以及量化器204。與圖2的單回路調(diào)制器相似，上述電路包括一個輸入鎖存器190，后者以輸入抽樣率操作，而所述調(diào)制器的其余部分以再次抽樣率操作。所述雙回路西格馬-德爾他調(diào)制器是合乎需要的，因?yàn)樗a(chǎn)生的輸出值具有大于所述單回路類型的信噪比。
圖7示出一個位串行雙回路調(diào)制器的方框圖。圖7的設(shè)備在兩個方面與圖3的單回路電路系統(tǒng)不同。首先，各A單元和C單元與相對圖4和5所說明的A單元和C單元不同。其次，聯(lián)接在量化器輸出與相應(yīng)各C單元的量化數(shù)據(jù)輸入端QDI之間的只有兩個延遲元件242和246。由于在各C單元里面較大的固有的處理延遲，所以需要較少的延遲元件。所述量化器本身與參照圖3所說明的量化器完全一樣操作。此外，脈沖變換器71的操作與圖3中的一樣。最后，所述A和C各單元有關(guān)輸入各比特的流水線形式和流水線式的樣值累加等總的操作基本上與圖3的電路系統(tǒng)是相同的。
圖8說明在圖7電路系統(tǒng)中所利用的A單元。在圖8中，具有如圖4電路中各元件相同標(biāo)號的各電路元件都是一樣的，并且以相同方式操作。本電路系統(tǒng)以雙回路電路形式完成第一累加器的功能。在圖8的A單元中體現(xiàn)的第二一比特累加器包括具有經(jīng)由延遲元件98聯(lián)接到加法器104的和數(shù)輸出端的加數(shù)輸入端的加法器302。加法器302的被加數(shù)輸入端通過四個一位周期延遲元件308、310、312和314的級聯(lián)連接到它的輸出端。加法器302還有聯(lián)接到進(jìn)位輸入端CI2的進(jìn)位輸入和經(jīng)由一個一位周期延遲元件304聯(lián)接到進(jìn)位輸出端CO2的進(jìn)位輸出。元件300-314與元件90-104的操作完全一樣。然而，因?yàn)樵陔娐吩?00-314中固有的額外的處理延遲，所以由進(jìn)位輸出端CO1和CO2提供的輸出比特并不同時表示該相同的樣值。說得更確切些，在端點(diǎn)CO2上可得到的進(jìn)位輸出表示當(dāng)緊接前一位周期期間在進(jìn)位輸出端CO1上可得到的樣值。在進(jìn)位輸出CO1與CO2之間的這一延遲，便利于互相連接的A單元和C單元的流水線式操作。
圖9說明在圖6電路中所利用的C單元的一個實(shí)施例。在圖9中，具有如圖5中各元件相同標(biāo)號的各電路元件都是一樣的，并且完成相同的功能。為了完成相當(dāng)于減法器198的二次減法和相當(dāng)于圖6的元件200和202的二次累加，包括有聯(lián)接到以上各延遲元件164-170的元件。由加法器452把顛倒極性的量化器輸出加到在連接點(diǎn)172上可得到的來自第一累加器的和數(shù)輸出上來完成所述二次減法。所述二次累加是通過聯(lián)接到加法器452的和數(shù)輸出端上的元件460-476來實(shí)行的，并且，如元件160-170同樣的方式進(jìn)行操作。加法器452通過一位周期延遲元件454聯(lián)接到所述QDI端，以便適應(yīng)在加法器156的輸入與累加器輸出接點(diǎn)172之間招致的處理延遲。要注意所述元件450-476的工作相似于元件156-172，除了后面元件的結(jié)果比前面元件的超前一個位周期出現(xiàn)，以便于流水線式操作。
所述A單元和C單元以它們的CO
端聯(lián)接到鄰近單元的CI
端上而分別進(jìn)行互連，而所述SDO和SPO端則各自聯(lián)接到SDI和SPI端上。A單元216的CI1和CI2端連接到邏輯零電位。C單元218的CI3和CI4端聯(lián)接到邏輯零電位。A單元217的CO1和CO2端分別聯(lián)接到C單元218的CI1和CI2端上。
當(dāng)一個特定的量化器輸出值是恒定的高電位邏輯值(例如“1”值)加到C單元218的QDI輸入端時，可將那個C單元簡化成圖10中所示的電路。在簡化工作中，不需要QDI端，而且用簡單的反相器490和492
取代加法器156和452。這種做法的理由是簡單的，因?yàn)榧右粋€1到一邏輯值上具有為該值求補(bǔ)的效果。
圖7的電路設(shè)置也可以用作單回路調(diào)制器，以處理包含三個區(qū)分信號的時分多路轉(zhuǎn)換信號。在這種情況下，所述A和C單元除以下不同點(diǎn)之外，將與圖4和5中所示出的單元相似。即在圖4中，取消延遲元件92和112，以及在圖5中，取消延遲元件170和154。
參照圖3，通過改變單元42和44中數(shù)據(jù)輸出DO的連接可以取消量化器的延遲元件48、54和56。舉例來說，在單元44中將把所述DO端連接到圖5延遲元件166的輸出端，而在單元42中的所述DO端將聯(lián)接到延遲元件168的輸出接點(diǎn)。
倘若每140位周期(即每4×35位周期)便出現(xiàn)所述35比特輸入信號樣值，則可把所描述的圖3和圖7裝置用于處理單信號。在這種情況下，只需要一個脈沖變換器。
權(quán)利要求
1.數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于用于以第一抽樣率供應(yīng)各位串行二進(jìn)制樣值(12)的信號輸入端；聯(lián)接到所述信號輸入端上用于對所述位串聯(lián)二進(jìn)制值進(jìn)行再次抽樣，以產(chǎn)生比所述位串行二進(jìn)制樣值更粗略的量化和以比所述第一抽樣率更高頻率抽樣的樣值的抽樣數(shù)據(jù)西格馬-德爾他調(diào)制裝置(16，18)，所述西格馬-德爾他調(diào)制器包括若干個互聯(lián)成流水線運(yùn)行方式的一比特串行累加器；聯(lián)接到所述西格馬-德爾他調(diào)制器用于根據(jù)所述經(jīng)粗略量化的樣值產(chǎn)生模擬信號的積分/均分裝置(20)。
2.權(quán)利要求1中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于所述一比特串行累加器包括多級延遲元件以支配所述累加器去處理時分多路轉(zhuǎn)換信號。
3.權(quán)利要求1中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于某些所述-比特累加器包括一個位串行信號輸入端;具有加數(shù)、被加數(shù)與進(jìn)位輸入端，以及進(jìn)位輸出與和數(shù)輸出端的加法器;聯(lián)接在所述和數(shù)輸出與所述被加數(shù)輸入端之間，用于使所述和數(shù)輸出值延遲到與所述位串行信號的各比特同步出現(xiàn)并提供等于所述位串行信號各比特周期的一個整數(shù)值的延遲周期的第一裝置;聯(lián)接在所述位串行信號輸入端與所述加數(shù)輸入端之間、用于在與所述第一裝置把代表相同位串行輸入信號的和數(shù)輸出值耦合到所述被加數(shù)輸入端的同時把一個位串行輸入信號的一個比特耦合到所述加數(shù)輸入端的第二裝置;以及在該裝置中，若干累加器被連續(xù)順序地進(jìn)行編號，并每個順序編號的累加器的進(jìn)位輸出端被聯(lián)接到下一個更高順序編號的累加器的進(jìn)位輸入端上。
4.權(quán)利要求3中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其進(jìn)一步特征在于當(dāng)連續(xù)的位間隔期間，用于把所述位串行信號諸比特連續(xù)地裝入所述若干累加器的裝置，該裝置隨著信號被裝入連續(xù)擴(kuò)大著序號的累加器而順序地?cái)U(kuò)大有效位。
5.權(quán)利要求4中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于所述若干較高序號的一比特累加器中的某幾個進(jìn)一步包括用于供應(yīng)由量化器提供的各信號比特的QDI端;具有加數(shù)、被加數(shù)和進(jìn)位輸入端，以及和數(shù)輸出和進(jìn)位輸出端的另一加法器;用于將所述另一加法器聯(lián)接在所述加法器與所述第二裝置之間的裝置，其中所述另一加法器的和數(shù)輸出端被聯(lián)接到所述加法器的加數(shù)輸入端上，所述另一加法器的加數(shù)輸入端聯(lián)接到第二裝置，并且所述另一加法器的被加數(shù)輸入端聯(lián)接到所述QDI端上;聯(lián)接到所述加法器的和數(shù)輸出端上的數(shù)據(jù)輸出端;以及在該裝置中，包括所述另外的加法器的所述較高序號累加器間的互相連接包括在所述另一加法器的進(jìn)位輸出到下一個較高序號累加器的所述另一加法器的進(jìn)位輸入端之間的連接。
6.權(quán)利要求5中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于所述西格馬-德爾他調(diào)制器包括一個量化器，后者對加到所述西格馬-德爾他調(diào)制器的各樣值，產(chǎn)生相反極性的粗略量化的樣值，并且，由所述量化器所產(chǎn)生的樣值的各比特被聯(lián)接到所述較高序號累加器的相應(yīng)的QDI端上。
7.權(quán)利要求1中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于所述串行累加器包括一個位串行信號輸入端;各自具有加數(shù)，被加數(shù)與進(jìn)位輸入端，以及進(jìn)位輸出與和數(shù)輸出端的第一和第二加法器;聯(lián)接在所述第一加法器的和數(shù)輸出端與被加數(shù)輸入端之間的第一延遲裝置;聯(lián)接在所述第二加法器的和數(shù)輸出端與被加數(shù)輸入端之間的第二延遲裝置;用于使各和數(shù)輸出值延遲到與所述位串行信號的各比特同步出現(xiàn)并提供等于所述位串行信號各比特周期的整數(shù)值的延遲周期的所述第一和第二延遲裝置。聯(lián)接在所述位串行信號輸入端與所述第一加法器的加數(shù)輸入端之間、用于與所述第一延遲裝置把代表相同位串行輸入信號的和數(shù)輸出值耦合到所述第一加法器的被加數(shù)輸入端的同時把位串行輸入信號的一個比特耦合到所述第一加法器的加數(shù)輸入端的包括存儲裝置的裝置;用于把所述第二加法器的加數(shù)輸入端耦合到所述第一加法器的和數(shù)輸出端的裝置;以及在該裝置中，若干累加器被連續(xù)地順序編號，而且每個順序編號累加器的第一和第二加法器的進(jìn)位輸出端分別聯(lián)接到下一個更高序號的累加器的第一和第二加法器的進(jìn)位輸入端上。
8.權(quán)利要求7中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于至少包括較高序號的累加器;用于把所述第二加法器的加數(shù)輸入端耦合到所述第一加法器的和數(shù)輸出端的所述裝置包括具有聯(lián)接到所述第二加法器的加數(shù)輸入端、并具有聯(lián)接到所述第一加法器的和數(shù)輸出端上的加數(shù)輸入端、具有進(jìn)位輸入和輸出各端，以及具有聯(lián)接到用于接收量化數(shù)據(jù)的端點(diǎn)QDI上的被加數(shù)輸入端的第三加法器;以及其中，包括存儲裝置的所述裝置被聯(lián)接到所述第一加法器，而由所述量化器產(chǎn)生的各樣值的相應(yīng)的各比特則被聯(lián)接到所述較高序號累加器的各QDI端上。
9.權(quán)利要求8中所提出的數(shù)字-模擬轉(zhuǎn)換裝置，其特征在于所述西格馬-德爾他調(diào)制器包括一個量化器，該量化器對加到所述西格馬-德爾他調(diào)制器的各樣值產(chǎn)生相反極性的粗略量化的樣值，并且，由所述量化器產(chǎn)生的樣值的各比特被聯(lián)接到所述較高序號累加器的相應(yīng)QDI端上。
10.位串行處理裝置，其特征在于一個位串行輸入端;第一若干順序編號的單元，其每個單元包括具有數(shù)據(jù)輸入、進(jìn)位輸入和進(jìn)位輸出端的一比特累加器;包括存儲裝置、具有輸入端、并具有聯(lián)接到所述數(shù)據(jù)輸入端的一個輸出端、用于把信號耦合到所述累加器的裝置;用于互連所述第一若干單元的裝置，其中，各單元的所述進(jìn)位輸出端被聯(lián)接到下一個較高序號單元的進(jìn)位輸入端;第二若干順序編號的單元，其每個單元包括具有數(shù)據(jù)輸入、進(jìn)位輸入、數(shù)據(jù)輸出和進(jìn)位輸出端的一比特累加器;具有聯(lián)接到所述累加器的數(shù)據(jù)輸入端的輸出端、具有第一和第二數(shù)據(jù)輸入端、進(jìn)位輸入和進(jìn)位輸出端的組合裝置;包括存儲裝置并具有聯(lián)接到所述組合裝置的第一數(shù)據(jù)輸入端上的輸出端、并具有聯(lián)接到所述位串行輸入端用于把信號耦合到所述組合裝置的輸入端的裝置;用于互連所述第二若干單元的裝置，其中，所述累加器的進(jìn)位輸出端和各單元的組合裝置分別被聯(lián)接到累加器的進(jìn)位輸入端和下一個較高序號單元的組合裝置上;用于把所述第一若干單元的最高序號單元的進(jìn)位輸出端聯(lián)接到所述第二若干單元的最低序號單元的累加器的進(jìn)位輸入端上的裝置;以及用于把信號加到某幾個所述第二若干單元的組合裝置的第二數(shù)據(jù)輸入端上的裝置。
11.權(quán)利要求10中所提出的位串行處理裝置，其特征在于用于將信號加到組合裝置的第二數(shù)據(jù)輸入端的所述裝置包括具有聯(lián)接到某幾個第二若干單元的累加器的數(shù)據(jù)輸出端的輸入連接的量化器。
全文摘要
數(shù)字-模擬轉(zhuǎn)換器，它包括抽樣數(shù)據(jù)西格馬-德爾他調(diào)制器(16，18)，以便對待轉(zhuǎn)換的各數(shù)字樣值進(jìn)行再次抽樣和粗略量化。所述經(jīng)粗略量化的樣值通過(18)轉(zhuǎn)換成脈沖序列，后者被加到對脈沖敏感的模擬積分器(20)，以產(chǎn)生足以代表所述數(shù)字信號的模擬信號。
文檔編號H03M3/02GK1037246SQ8910054
公開日1989年11月15日 申請日期1989年1月24日 優(yōu)先權(quán)日1988年4月18日
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