專利名稱：觸發(fā)器電路，掃描路徑和存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一個(gè)觸發(fā)器電路，更具體地講，是涉及一個(gè)主-從觸發(fā)器電路。
圖77A和77B說明了由一個(gè)主鎖存器和一個(gè)從鎖存器的串聯(lián)構(gòu)成的單邊沿觸發(fā)型觸發(fā)器電路的常規(guī)結(jié)構(gòu)及其操作，主鎖存器和從鎖存器是一對(duì)半鎖存器。換句話說，圖77A是說明一個(gè)靜態(tài)主鎖存器和一個(gè)靜態(tài)從鎖存器彼此串聯(lián)的情況下的結(jié)構(gòu)的電路圖，而圖77B是一個(gè)說明其操作的時(shí)序圖。
一個(gè)輸入終端與主鎖存器相連，而一個(gè)輸出終端與從鎖存器相連。在提供給時(shí)鐘端的時(shí)鐘信號(hào)T的下降時(shí)序中，對(duì)一個(gè)提供給輸入終端的D信號(hào)采樣并把一個(gè)輸出信號(hào)Q輸出到輸出終端。圖77A和77B說明了一個(gè)負(fù)邊沿觸發(fā)型觸發(fā)器電路。
在時(shí)鐘信號(hào)T的下降沿有必要使被提供給數(shù)據(jù)輸入終端的輸入信號(hào)D穩(wěn)定一段固定的時(shí)間。參照?qǐng)D77B，輸入信號(hào)D在時(shí)鐘信號(hào)T下降沿一段建立時(shí)間之前已具有值DATA1。而且輸入信號(hào)D在時(shí)鐘信號(hào)T下降沿和一段保持時(shí)間之間保持?jǐn)?shù)據(jù)DATA1。上述固定時(shí)間是指建立時(shí)間和保持時(shí)間的總和，為了方便此后稱作“S/H時(shí)間”。
當(dāng)時(shí)鐘信號(hào)T處于高電平時(shí)，非門INV5的輸出變?yōu)榈碗娖健４藭r(shí)由MOS晶體管N1，P1構(gòu)成的傳輸門和由MOS晶體管N4，P4構(gòu)成的傳輸門均被打開(導(dǎo)通)，而由MOS晶體管N2，P2構(gòu)成的傳輸門和由MOS晶體管N3，P3構(gòu)成的傳輸門均被關(guān)閉(斷開)。輸入信號(hào)D被傳遞到非門INV1的輸入端而非門INV4的輸出端被連到非門INV3的輸入端，這樣從鎖存器進(jìn)入數(shù)據(jù)保持狀態(tài)。
當(dāng)時(shí)鐘信號(hào)T處于低電平時(shí)，由MOS晶體管N1，P1構(gòu)成的傳輸門和由MOS晶體管N4，P4構(gòu)成的傳輸門均被關(guān)閉(不導(dǎo)通)，而由MOS晶體管N2，P2構(gòu)成的傳輸門和由MOS晶體管N3，P3構(gòu)成的傳輸門均被打開(導(dǎo)通)。非門INV1的輸入端被連到非門INV3的輸入端，而非門INV1的輸出端被連到非門INV2的輸入端，這樣主鎖存器進(jìn)入數(shù)據(jù)保持狀態(tài)。
因此在時(shí)鐘信號(hào)T的下降沿，即在時(shí)鐘信號(hào)T從高電平變到低電平，進(jìn)行在數(shù)據(jù)輸入終端采樣數(shù)據(jù)并把數(shù)據(jù)輸出到數(shù)據(jù)輸出終端的操作。然而在時(shí)鐘信號(hào)T下降沿和輸出信號(hào)Q在數(shù)據(jù)輸出終端出現(xiàn)之間存在延遲。為了方便此后稱作“T-Q延遲”。
在圖77A中觸發(fā)器電路的輸出終端被連到非門INV3的輸出端，可選地也可以把觸發(fā)器電路的輸出端連到非門INV4的輸出端或非門INV3的輸入端。在這種情況下，可獲得從圖77A中的電路的輸出信號(hào)Q邏輯反轉(zhuǎn)出來的輸出信號(hào)。
圖78A和78B說明了由一個(gè)主鎖存器和一個(gè)從鎖存器的串聯(lián)構(gòu)成的雙相時(shí)鐘型觸發(fā)器電路的常規(guī)結(jié)構(gòu)及其操作，主鎖存器和從鎖存器構(gòu)成對(duì)鎖存器。圖78A是說明在彼此串聯(lián)一個(gè)靜態(tài)主鎖存器和一個(gè)靜態(tài)從鎖存器的情況下的結(jié)構(gòu)的電路圖，而圖78B是一個(gè)說明其操作的時(shí)序圖。
一個(gè)輸入終端與主鎖存器相連，而一個(gè)輸出終端與從鎖存器相連。在時(shí)鐘信號(hào)T的下降時(shí)序中在主鎖存器對(duì)在輸入終端輸入的輸入信號(hào)D采樣，從而把輸入信號(hào)Q的反轉(zhuǎn)邏輯當(dāng)作信號(hào)D3傳遞到從鎖存器。在時(shí)鐘信號(hào)T2處于低電平期間，非門INV52的輸出變成高電平且從鎖存器處于數(shù)據(jù)保持狀態(tài)，而在時(shí)鐘信號(hào)T2的上升時(shí)序中輸出信號(hào)Q被輸出到輸出終端。時(shí)鐘信號(hào)T1和T2不同時(shí)變成高電平。
類似于時(shí)鐘信號(hào)T，在時(shí)鐘信號(hào)T1的下降沿輸入信號(hào)D必須在S/H時(shí)間內(nèi)保持一個(gè)固定值。在時(shí)鐘信號(hào)T2上升沿和輸出信號(hào)Q因電路操作在數(shù)據(jù)輸出終端出現(xiàn)之間存在延遲。為了方便在圖77A和77B后把它稱作“T2-Q延遲”。
在時(shí)鐘信號(hào)T從高電平變成低電平的瞬間狀態(tài)，在雙相時(shí)鐘型觸發(fā)器電路的常規(guī)結(jié)構(gòu)中MOS晶體管N1，P2，P3和N4同時(shí)導(dǎo)通。而且，在延遲非門INV5的延遲時(shí)間后MOS晶體管P1，N2，N3和P4同時(shí)在瞬間導(dǎo)通。
因此，輸入信號(hào)D瞬間具有的值和在非門INV2輸出端導(dǎo)出的數(shù)據(jù)在非門INV1的輸入端彼此競(jìng)爭(zhēng)，而相對(duì)于輸入信號(hào)D的值來說S/H時(shí)間必須被設(shè)成較大的值。換句話說，主鎖存器只能鎖定其值在超過S/H時(shí)間的階段內(nèi)保持恒定的輸入信號(hào)D。不利的是由于數(shù)據(jù)競(jìng)爭(zhēng)使電流導(dǎo)通從而導(dǎo)致不必要的功率損耗。
在從鎖存器中，在非門INV1的輸出端得出的數(shù)據(jù)和在非門INV3的輸入端已被提供給非門INV4的輸出端的數(shù)據(jù)相互競(jìng)爭(zhēng)，從而增加了T-Q延遲并延遲了電路操作。
類似地，在時(shí)鐘信號(hào)T1從高電平變成低電平的過渡狀態(tài)，在雙相時(shí)鐘型觸發(fā)器電路的常規(guī)結(jié)構(gòu)中輸入信號(hào)D瞬時(shí)值和在非門INV2的輸出端導(dǎo)出的數(shù)據(jù)在非門INV1的輸入端彼此競(jìng)爭(zhēng)。而且在鐘信號(hào)T2從低電平變成高電平的過渡狀態(tài)，信號(hào)D3瞬時(shí)值和在非門INV4的輸出端導(dǎo)出的數(shù)據(jù)在非門INV3的輸入端彼此競(jìng)爭(zhēng)。
根據(jù)本發(fā)明的第一方面，觸發(fā)器電路由第一和第二半鎖存器的串聯(lián)構(gòu)成并包括輸入與輸出終端，第一半鎖存器是動(dòng)態(tài)類型的，而第二半鎖存器具有一個(gè)包括與輸入端子和輸出端相連的輸入端，以便用一個(gè)時(shí)鐘信號(hào)控制開啟/關(guān)閉的第一開關(guān)，一個(gè)包括被連到第一開關(guān)的輸出端的一個(gè)輸入端和被連到輸出終端的輸出端的一個(gè)輸出端的第一非門，一個(gè)第二非門，一個(gè)其開啟/關(guān)閉于第一開關(guān)的開啟/關(guān)閉相反的第二開關(guān)，和一個(gè)由方式信號(hào)控制其開啟/關(guān)閉的第三開關(guān)，而第二非門，第二和第三開關(guān)在非門的輸出與輸入端之間彼此串聯(lián)，并且第二非門在第二和第三開關(guān)接通時(shí)以反向并聯(lián)的方式和第一非門相連。
根據(jù)本發(fā)明的第二方面，第一和第二半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端通過第一半鎖存器間接與輸入終端相連，而第二半鎖存器的第一非門的輸出端通過第二非門間接或直接地與輸出終端相連。
根據(jù)本發(fā)明的第三方面，第二半鎖存器的第一開關(guān)包括一個(gè)第一NMOS和PMOS晶體管，第一半鎖存器具有包括一個(gè)與輸入終端相連的輸入端和一個(gè)輸出端的一個(gè)開關(guān)，以使其開啟/關(guān)閉與第二半鎖存器的第一開關(guān)的開啟/關(guān)閉相反，與在第二半鎖存器的第一非門的輸入端和提供對(duì)應(yīng)于二元邏輯之一的第一電位的第一電位點(diǎn)之間的第一PMOS晶體管串連的一個(gè)第二PMOS晶體管，和與在第二半鎖存器的第一非門的輸入端和提供對(duì)應(yīng)于二元邏輯中另一個(gè)的第二電位的第二電位點(diǎn)之間的第一NMOS晶體管串聯(lián)的一個(gè)第二NMOS晶體管，而第二NMOS和PMOS晶體管的各個(gè)門與第一半鎖存器的開關(guān)的輸出端相共連。
根據(jù)本發(fā)明的第四方面，第二和第一半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端直接與輸入終端相連，而第二半鎖存器的第一非門的輸出端通過第一半鎖存器間接地與輸出終端相連。
根據(jù)本發(fā)明的第五方面，一個(gè)觸發(fā)器電路包括一個(gè)具有一對(duì)輸入普通輸入信號(hào)和掃描測(cè)試信號(hào)的輸入端的選擇器，一個(gè)輸出其中一個(gè)信號(hào)的輸出端，一個(gè)輸出終端，和在選擇器的輸出端和輸出終端之間彼此串聯(lián)的第一和第二半鎖存器，第一半鎖存器屬動(dòng)態(tài)型，第二半鎖存器通過一個(gè)方式信號(hào)在動(dòng)態(tài)型和靜態(tài)型之間切換，當(dāng)?shù)诙腈i存器切換到動(dòng)態(tài)型時(shí)選擇器在方式信號(hào)的控制下輸出普通輸入信號(hào)，而當(dāng)?shù)诙腈i存器切換到靜態(tài)型時(shí)選擇器輸出掃描測(cè)試信號(hào)。
根據(jù)本發(fā)明的第六方面，第二半鎖存器提供有包括一個(gè)與選擇器的輸出端相連的輸入端和一個(gè)輸出端的第一開關(guān)，以便用一個(gè)時(shí)鐘信號(hào)控制開啟/關(guān)閉的，一個(gè)包括被連到第一開關(guān)的輸出端的一個(gè)輸入端和被連到輸出終端的輸出端的一個(gè)輸出端的第一非門，一個(gè)第二非門，一個(gè)進(jìn)行時(shí)鐘信號(hào)和方式信號(hào)邏輯操作的邏輯門，和一個(gè)其開啟/關(guān)閉狀態(tài)被邏輯門的一個(gè)輸出控制的第二開關(guān)，其中第二非門和第二開關(guān)在第一非門的輸入端與輸出端之間彼此串聯(lián)，第二非門在第二開關(guān)導(dǎo)通時(shí)以反向并聯(lián)方式和第一非門相連，當(dāng)方式信號(hào)具有把第二半鎖存器切換到靜態(tài)型的預(yù)定值時(shí)第二開關(guān)被打開/關(guān)閉與第一開關(guān)互逆，并且當(dāng)方式信號(hào)具有把第二半鎖存器切換到動(dòng)態(tài)型的另一個(gè)值時(shí)第二開關(guān)不導(dǎo)通。
根據(jù)本發(fā)明的第七方面，觸發(fā)器電路還包括輸入保持信號(hào)，時(shí)鐘源信號(hào)和方式源信號(hào)并且輸出時(shí)鐘信號(hào)和方式信號(hào)的一個(gè)邏輯電路，其中在保持信號(hào)具有第一個(gè)值時(shí)根據(jù)時(shí)鐘源信號(hào)和方式源信號(hào)來決定時(shí)鐘信號(hào)和方式信號(hào)，并且在保持信號(hào)具有與第一個(gè)值相反的第二個(gè)值時(shí)，無論時(shí)鐘源信號(hào)和方式源信號(hào)如何，時(shí)鐘信號(hào)和方式信號(hào)的值均是固定的。
根據(jù)本發(fā)明的第八方面，第一和第二半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端通過第一半鎖存器間接與選擇器的輸出端相連，而第二半鎖存器的第一非門的輸出端通過第二非門間接或直接地與輸出終端相連。
根據(jù)本發(fā)明的第九方面，第二和第一半鎖存器相應(yīng)被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端直接與選擇器的輸出端相連，而第二半鎖存器的第一非門的輸出端通過第一半鎖存器間接地與輸出終端相連。
根據(jù)本發(fā)明的第十方面，第二半鎖存器提供有包括一個(gè)與選擇器的輸出端相連的輸入端和一個(gè)輸出端的第一開關(guān)，以便用一個(gè)時(shí)鐘信號(hào)控制開啟/關(guān)閉，一個(gè)包括被連到第一開關(guān)的輸出端的一個(gè)輸入端和被連到輸出終端的一個(gè)輸出端的第一非門，一個(gè)第二非門，一個(gè)其開啟/關(guān)閉被用來加強(qiáng)第一開關(guān)的開啟/關(guān)閉的第二開關(guān)和一個(gè)其開啟/關(guān)閉狀態(tài)被方式信號(hào)控制的第三開關(guān)，其中第二非門和第二，第三開關(guān)在第一非門的輸入端與輸出端之間彼此串聯(lián)，第二非門在第二，第三開關(guān)導(dǎo)通時(shí)以反向并聯(lián)方式和第一非門相連，并且當(dāng)方式信號(hào)把第二半鎖存器切換到動(dòng)態(tài)型時(shí)第三開關(guān)不導(dǎo)通。
根據(jù)本發(fā)明的第十一方面，觸發(fā)器電路還包括輸入保持信號(hào)，時(shí)鐘源信號(hào)和方式源信號(hào)并且輸出時(shí)鐘信號(hào)和方式信號(hào)的一個(gè)邏輯電路，其中在保持信號(hào)具有第一個(gè)值時(shí)根據(jù)時(shí)鐘源信號(hào)和方式源信號(hào)來決定時(shí)鐘信號(hào)和方式信號(hào)，并且在保持信號(hào)具有與第一個(gè)值相反的第二個(gè)值時(shí)，無論時(shí)鐘源信號(hào)和方式源信號(hào)如何，時(shí)鐘信號(hào)和方式信號(hào)的值均是固定的。
根據(jù)本發(fā)明的第十二方面，第二非門包括一對(duì)構(gòu)成第二非門的輸出端的輸出線路，一個(gè)NMOS晶體管包括一個(gè)與第一輸出線路相連的漏極，一個(gè)與第二非門的輸入端相連的柵極和一個(gè)提供有一個(gè)對(duì)應(yīng)于從第二非門輸出的二元邏輯之一的第一電位的源極，一個(gè)PMOS晶體管包括一個(gè)與第二輸出線路相連的漏極，一個(gè)與第二非門的輸入端相連的柵極和一個(gè)提供有一個(gè)對(duì)應(yīng)于二元邏輯的另一個(gè)并且比第一電位要高的第二電位的源極，其中第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，第二開關(guān)的PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極接收時(shí)鐘信號(hào)和與時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，第二非門和第二開關(guān)的NMOS晶體管彼此串聯(lián)，第二非門和第二開關(guān)的PMOS晶體管彼此串聯(lián)。
根據(jù)本發(fā)明的第十三方面，第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，第二開關(guān)的PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極接收時(shí)鐘信號(hào)和與時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，第三非門是一個(gè)使用NMOS和PMOS晶體管的傳輸門，第三開關(guān)的PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極提供有方式信號(hào)和與方式信號(hào)相反的一個(gè)反轉(zhuǎn)方式信號(hào)，第二和第三開關(guān)的NMOS晶體管彼此串聯(lián)，第二和第三開關(guān)的PMOS晶體管彼此串聯(lián)。
根據(jù)本發(fā)明的第十四方面，第一和第二半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端通過第一半鎖存器間接與選擇器的輸出端相連，而第二半鎖存器的第一非門的輸出端通過第二非門間接或直接地與輸出終端相連。
根據(jù)本發(fā)明的第十五方面，第一半鎖存器提供有包括一個(gè)與選擇器的輸出端相連的輸入端和一個(gè)輸出端的一個(gè)開關(guān)，以便使其開啟/關(guān)閉與第二半鎖存器的第一開關(guān)的開啟/關(guān)閉相反，一個(gè)包括被連到第一半鎖存器的開關(guān)的輸出端的一個(gè)輸入端和一個(gè)通過第二半鎖存器與輸出終端間接相連的輸出端的非門，其中第一半鎖存器的開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，選擇器包括一個(gè)第一PMOS晶體管，一個(gè)第一NMOS晶體管，一個(gè)第二PMOS晶體管和一個(gè)第二NMOS晶體管，其中第一PMOS晶體管包括接收普通輸入信號(hào)的一個(gè)第一電極，一個(gè)通過第一半鎖存器的開關(guān)的PMOS晶體管與第一半鎖存器的非門的輸入端相連的第二電極和一個(gè)柵極，第一NMOS晶體管包括接收普通輸入信號(hào)的一個(gè)第一電極，一個(gè)通過第一半鎖存器的開關(guān)的NMOS晶體管與第一半鎖存器的非門的輸入端相連的第二電極和一個(gè)柵極，第二PMOS晶體管包括接收掃描測(cè)試信號(hào)的一個(gè)第一電極，一個(gè)與第一PMOS晶體管的第二電極相連的第二電極和一個(gè)與第一NMOS晶體管的柵極相連的柵極，而第二NMOS晶體管包括接收掃描測(cè)試信號(hào)的一個(gè)第一電極，一個(gè)與第一NMOS晶體管的第二電極相連的第二電極和一個(gè)與第一PMOS晶體管的柵極相連的柵極，第一NMOS和PMOS晶體管的一個(gè)和另一個(gè)柵極提供有方式信號(hào)和反轉(zhuǎn)方式信號(hào)，半鎖存器的開關(guān)的NMOS和PMOS晶體管的一個(gè)和另一個(gè)柵極提供有時(shí)鐘信號(hào)和反轉(zhuǎn)時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的第十六方面，第二和第一半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端直接與選擇器的輸出端相連，而第二半鎖存器的第一非門的輸出端通過第一非門間接地與輸出終端相連。
根據(jù)本發(fā)明的第十七方面，第二半鎖存器的第一開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，選擇器包括一個(gè)第一PMOS晶體管，一個(gè)第一NMOS晶體管，一個(gè)第二PMOS晶體管和一個(gè)第二NMOS晶體管，其中第一PMOS晶體管包括接收普通輸入信號(hào)的一個(gè)第一電極，一個(gè)通過第二半鎖存器的第一開關(guān)的PMOS晶體管與第一非門的輸入端相連的第二電極和一個(gè)柵極，第一NMOS晶體管包括接收普通輸入信號(hào)的一個(gè)第一電極，一個(gè)通過第二半鎖存器的第一開關(guān)的NMOS晶體管與第一非門的輸入端相連的第二電極和一個(gè)柵極，第二PMOS晶體管包括接收掃描測(cè)試信號(hào)的一個(gè)第一電極，一個(gè)與第一PMOS晶體管的第二電極相連的第二電極和一個(gè)與第一NMOS晶體管的柵極相連的柵極，而第二NMOS晶體管包括接收掃描測(cè)試信號(hào)的一個(gè)第一電極，一個(gè)與第一NMOS晶體管的第二電極相連的第二電極和一個(gè)與第一PMOS晶體管的柵極相連的柵極，第一NMOS和PMOS晶體管的一個(gè)和另一個(gè)柵極提供有方式信號(hào)和一個(gè)與方式信號(hào)相反的反轉(zhuǎn)方式信號(hào)，第二半鎖存器的第一開關(guān)的NMOS和PMOS晶體管的一個(gè)和另一個(gè)柵極提供有時(shí)鐘信號(hào)和一個(gè)與時(shí)鐘信號(hào)相反的反轉(zhuǎn)時(shí)鐘信號(hào)。
根據(jù)本發(fā)明的第十八方面，第二半鎖存器還提供有邏輯檢測(cè)裝置，該裝置提供有方式信號(hào)，一個(gè)比較信號(hào)和在方式信號(hào)和比較信號(hào)有效時(shí)為第一非門的輸入端提供規(guī)定電位的普通輸入信號(hào)。
根據(jù)本發(fā)明的第十九方面，一個(gè)掃描路徑包括彼此串聯(lián)的第一和第二觸發(fā)器電路，第一觸發(fā)器電路提供有一個(gè)選擇器，一個(gè)輸出端，一個(gè)輸出終端，一個(gè)動(dòng)態(tài)型第一半鎖存器，和一個(gè)第二半鎖存器，其中選擇器包括一對(duì)接收一個(gè)第一普通輸入信號(hào)和一個(gè)掃描測(cè)試信號(hào)的輸入端，輸出端根據(jù)一個(gè)方式信號(hào)輸出兩種信號(hào)中的一種信號(hào)，第一半鎖存器處于選擇器的輸出端和輸出終端之間，而第二半鎖存器在選擇器的輸出端和輸出終端之間與第一半鎖存器串聯(lián)以在方式信號(hào)具有第一和第二邏輯值的時(shí)在動(dòng)態(tài)型和靜態(tài)型之間切換。第二觸發(fā)器電路提供有一個(gè)選擇器，一個(gè)輸出端，一個(gè)輸出終端，一個(gè)動(dòng)態(tài)型第一半鎖存器，和一個(gè)第二半鎖存器，其中選擇器包括一對(duì)接收一個(gè)第二普通輸入信號(hào)和一個(gè)被提供給第一觸發(fā)器電路的輸出終端的信號(hào)的輸入端，輸出端根據(jù)方式信號(hào)輸出兩種信號(hào)中的一種信號(hào)，第一半鎖存器在第二觸發(fā)器電路的選擇器的輸出端和第二觸發(fā)器電路的輸出終端的輸出端之間，而第二半鎖存器在第二觸發(fā)器電路的選擇器輸出端和第二觸發(fā)器電路的輸出終端的輸出端之間與第一半鎖存器串聯(lián)并當(dāng)方式信號(hào)具有第一和第二邏輯值時(shí)，在動(dòng)態(tài)型和靜態(tài)型之間切換。第二觸發(fā)器電路的選擇器在方式信號(hào)分別具有第一和第二邏輯值時(shí)相應(yīng)地輸出第二普通輸入信號(hào)和被提供給第一觸發(fā)器電路的輸出終端的信號(hào)。
根據(jù)本發(fā)明的第二十方面，一個(gè)掃描路徑包括彼此串聯(lián)的第一和第二觸發(fā)器電路，第一觸發(fā)器電路提供有一個(gè)選擇器，一個(gè)輸出端，一個(gè)輸出終端，一個(gè)動(dòng)態(tài)型第一半鎖存器，和一個(gè)第二半鎖存器，其中選擇器包括一對(duì)接收一個(gè)普通輸入信號(hào)和一個(gè)掃描測(cè)試信號(hào)的輸入端，輸出端根據(jù)一個(gè)方式信號(hào)輸出兩種信號(hào)中的一種信號(hào)，第一半鎖存器處于選擇器的輸出端和輸出終端之間，而第二半鎖存器與在選擇器的輸出端和輸出終端之間的第一半鎖存器串聯(lián)并在方式信號(hào)分別具有第一和第二邏輯值時(shí)，在動(dòng)態(tài)型和靜態(tài)型之間切換。第二觸發(fā)器電路提供有一個(gè)輸入終端，一個(gè)輸出終端，一個(gè)動(dòng)態(tài)型第一半鎖存器，和一個(gè)第二半鎖存器，其中輸入終端與第一觸發(fā)器電路的輸出終端相連，第一半鎖存器處于第二觸發(fā)器電路輸入終端和輸出終端之間，而第二半鎖存器與在第二觸發(fā)器電路的輸入終端和第二觸發(fā)器電路的輸出終端之間的第一半鎖存器串聯(lián)并在方式信號(hào)具有第一和第二邏輯值時(shí)在動(dòng)態(tài)型和靜態(tài)型之間切換，第一觸發(fā)器電路的選擇器在方式信號(hào)具有第一和第二邏輯值時(shí)，分別輸出普通輸入信號(hào)和掃描測(cè)試信號(hào)。
根據(jù)本發(fā)明的第二十一方面，一個(gè)觸發(fā)器電路由第一和第二半鎖存器的串聯(lián)構(gòu)成并包括輸入與輸出終端，第一半鎖存器是動(dòng)態(tài)類型的，而第二半鎖存器包括一個(gè)具有與輸入終端和輸出端相連的輸入端的第一開關(guān)，以便用一個(gè)時(shí)鐘信號(hào)控制其開啟/關(guān)閉，一個(gè)第一非門，第一到第三開關(guān)和第四到第六開關(guān)，其中第一開關(guān)包括一個(gè)與輸入終端相連的輸入端和一個(gè)輸出端，第一非門包括一個(gè)與第一開關(guān)的輸出端相連的輸入端和一個(gè)與輸出終端相連的輸出端，第一到第三開關(guān)在提供對(duì)應(yīng)于二元邏輯之一的第一電位的第一電位點(diǎn)和第一非門的輸入端之間彼此串聯(lián)，而第四到第六開關(guān)在提供對(duì)應(yīng)于二元邏輯中另一個(gè)的第二電位的第二電位點(diǎn)和第一非門的輸入端之間彼此串聯(lián)，第一和第四開關(guān)的開啟/關(guān)閉，第二開關(guān)的開啟/關(guān)閉，第三開關(guān)的開啟/關(guān)閉，第五開關(guān)的開啟/關(guān)閉和第六開關(guān)的開啟/關(guān)閉均由一個(gè)第一非門的輸出，時(shí)鐘信號(hào)，一個(gè)方式信號(hào)，一個(gè)與時(shí)鐘信號(hào)相反的反轉(zhuǎn)時(shí)鐘信號(hào)和一個(gè)與方式信號(hào)相反的反轉(zhuǎn)方式信號(hào)控制。
根據(jù)本發(fā)明的第二十二方面，第二和第一半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端直接與輸入終端相連，而第二半鎖存器的第一非門的輸出端通過第一半鎖存器間接地與輸出終端相連。
根據(jù)本發(fā)明的第二十三方面，第一和第二半鎖存器分別被用作主鎖存器和從鎖存器，第二半鎖存器的第一開關(guān)的輸入端通過第一半鎖存器間接與輸入終端相連，而第二半鎖存器的第一非門的輸出端通過一個(gè)連接線間接或直接地與輸出終端相連，而連接線連接一個(gè)路徑，該路徑使第一到第三開關(guān)彼此串聯(lián)，其中不包括具有第一電位并直接連接一個(gè)路徑的部分，這個(gè)路徑串聯(lián)第四到第六開關(guān)且不包括直接相連的具有第二電位的部分。
根據(jù)本發(fā)明的第二十四方面，一個(gè)存儲(chǔ)電路包括一個(gè)第一開關(guān)，一個(gè)第一非門，一個(gè)輸出端，一個(gè)第二非門，一個(gè)第二開關(guān)和一個(gè)第三開關(guān)，其中第一開關(guān)包括輸入和輸出端便于用一個(gè)時(shí)鐘信號(hào)控制其開啟/關(guān)閉，第一非門包括一個(gè)與第一開關(guān)的輸出端相連的輸入端，第二開關(guān)的開啟/關(guān)閉與第一開關(guān)的開啟/關(guān)閉相反，而第三開關(guān)的開啟/關(guān)閉由一個(gè)方式信號(hào)控制，第二非門，第二和第三開關(guān)在第一非門的輸出和輸入端之間彼此串聯(lián)，第二非門在第二和第三開關(guān)均導(dǎo)通時(shí)以反向并聯(lián)方式與第一非門相連。
根據(jù)本發(fā)明的第二十五方面，第一非門是一個(gè)用一個(gè)CMOS門陣列基本單元來構(gòu)成的CMOS非門電路，在CMOS非門電路中其中至少有一個(gè)是導(dǎo)通型的多個(gè)MOS晶體管以并聯(lián)方式彼此相連。
根據(jù)本發(fā)明的第二十六方面，第二非門是一個(gè)使用一個(gè)CMOS門陣列基本單元來構(gòu)成的CMOS非門電路，在CMOS非門電路中其中至少有一個(gè)是導(dǎo)通型的多個(gè)MOS晶體管以并聯(lián)方式彼此相連。
根據(jù)本發(fā)明的第二十七方面，第二非門的一個(gè)輸入端和第二開關(guān)，第三開關(guān)與第一非門的輸入端分別與第一非門，第二非門，第二開關(guān)和第三開關(guān)的輸出端相連，存儲(chǔ)電路還包括一個(gè)與第三開關(guān)的輸入端相連的輸出終端。
根據(jù)本發(fā)明的第二十八方面，存儲(chǔ)電路還包括一個(gè)半鎖存器，這個(gè)半鎖存器具有一個(gè)輸入端和一個(gè)與第一開關(guān)的輸入端相連的輸出端，半鎖存器的操作由處于半鎖存器的輸入和輸出端之間的一個(gè)開關(guān)控制，該開關(guān)的開啟/關(guān)閉與第一開關(guān)的開啟/關(guān)閉相反。
根據(jù)本發(fā)明的第二十九方面，第二非門的一個(gè)輸入端和第二開關(guān)，第三開關(guān)與第一非門的輸入端分別與第一非門，第二非門，第二開關(guān)和第三開關(guān)的輸出端相連，存儲(chǔ)電路還包括一個(gè)第一驅(qū)動(dòng)電路，該驅(qū)動(dòng)電路具有一個(gè)與第三開關(guān)的輸入端相連的輸入端和一個(gè)輸出端。
根據(jù)本發(fā)明的第三十方面，存儲(chǔ)電路還包括一個(gè)半鎖存器，這個(gè)半閂鎖具有一個(gè)輸入端和一個(gè)與第一開關(guān)的輸入端相連的輸出端，半鎖存器的操作由處于半鎖存器的輸入和輸出端之間的一個(gè)開關(guān)控制，該開關(guān)的開啟/關(guān)閉與第一開關(guān)的開啟/關(guān)閉相反。
根據(jù)本發(fā)明的第三十一方面，存儲(chǔ)電路還包括多個(gè)輸入終端和一個(gè)選擇器，該選擇器與處在多個(gè)輸入終端和第一非門之間并由一個(gè)規(guī)定信號(hào)控制的第一開關(guān)串聯(lián)。
根據(jù)本發(fā)明的第三十二方面，存儲(chǔ)電路還包括第一和第二輸入終端以及一個(gè)選擇器，該選擇器由均被一個(gè)規(guī)定信號(hào)控制的第一PMOS和第一NMOS晶體管構(gòu)成，第一開關(guān)由第二PMOS和第二NMOS晶體管構(gòu)成，第一和第二PMOS晶體管在第一輸入終端和非門的輸入端之間彼此串聯(lián)，第一和第二NMOS晶體管在第二輸入終端和非門的輸入端之間彼此串聯(lián)。
根據(jù)本發(fā)明的第三十三方面，存儲(chǔ)電路由基于第三十二方面的多個(gè)存儲(chǔ)電路構(gòu)成，這多個(gè)存儲(chǔ)電路彼此串聯(lián)以構(gòu)成一個(gè)掃描路徑，存儲(chǔ)電路還包括一個(gè)邏輯電路，該邏輯電路提供有一個(gè)復(fù)位信號(hào)，從而根據(jù)復(fù)位信號(hào)設(shè)定方式信號(hào)，時(shí)鐘信號(hào)和規(guī)定信號(hào)的邏輯。
根據(jù)本發(fā)明的第三十四方面，方式信號(hào)被用作規(guī)定信號(hào)。
根據(jù)本發(fā)明的第三十五方面，方式信號(hào)被用作規(guī)定信號(hào)。
根據(jù)本發(fā)明的第三十六方面，存儲(chǔ)電路還包括一個(gè)第四開關(guān)和一個(gè)第二驅(qū)動(dòng)電路，其中第四開關(guān)具有一個(gè)與第一非門的輸出端相連的輸入端和一個(gè)輸出端，第二驅(qū)動(dòng)電路具有一個(gè)與第四開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，第一開關(guān)的開啟/關(guān)閉與第四開關(guān)的開啟/關(guān)閉相反。
根據(jù)本發(fā)明的第三十七方面，第二非門的一個(gè)輸入端和第二開關(guān)，第三開關(guān)與第一非門的輸入端分別與第一非門，第二非門，第二開關(guān)和第三開關(guān)的輸出端相連，存儲(chǔ)電路還包括一個(gè)第四開關(guān)，一個(gè)第一驅(qū)動(dòng)電路，一個(gè)第五開關(guān)和一個(gè)第二驅(qū)動(dòng)電路，其中第四開關(guān)具有一個(gè)與第一非門的輸出端相連的輸入端和一個(gè)輸出端，第一驅(qū)動(dòng)電路具有一個(gè)與第四開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，第五開關(guān)具有一個(gè)與第一非門的輸出端相連的輸入端和一個(gè)輸出端，第二驅(qū)動(dòng)電路具有一個(gè)與第五開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，第四和第五開關(guān)的開啟/關(guān)閉與第一開關(guān)的開啟/關(guān)閉相反，第一和第二驅(qū)動(dòng)電路的輸出具有相反的值。
根據(jù)本發(fā)明的第三十八方面，第三開關(guān)只在第二開關(guān)導(dǎo)通的時(shí)候?qū)ā?br> 根據(jù)本發(fā)明的第三十九方面，一個(gè)觸發(fā)器電路包括多個(gè)輸入終端，一個(gè)選擇器，一個(gè)主鎖存器，一個(gè)從鎖存器，一個(gè)驅(qū)動(dòng)電路和一個(gè)旁路開關(guān)，其中選擇器根據(jù)一個(gè)方式信號(hào)在被提供給多個(gè)輸入終端的信號(hào)中有選擇地輸出一對(duì)信號(hào)，主鎖存器提供有一個(gè)接收選擇器的一個(gè)輸出的輸入端和一個(gè)輸出端，從鎖存器提供有一個(gè)與主鎖存器的輸出端相連的輸入端和一個(gè)輸出端，驅(qū)動(dòng)電路包括一個(gè)與開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，旁路開關(guān)具有一個(gè)與多個(gè)輸入終端中的一個(gè)相連的輸入端和一個(gè)與從鎖存器的驅(qū)動(dòng)電路的輸入端相連并根據(jù)一個(gè)旁路信號(hào)被開啟/關(guān)閉的輸出端，主鎖存器和從鎖存器中至少有一個(gè)的操作根據(jù)方式信號(hào)在動(dòng)態(tài)型和靜態(tài)型之間切換。
根據(jù)本發(fā)明的第四十方面，多個(gè)輸入終端中的一個(gè)是在被提供給多個(gè)輸入終端的信號(hào)中的一個(gè)信號(hào)對(duì)。
根據(jù)本發(fā)明的第四十一方面，觸發(fā)器電路還包括一個(gè)旁路非門，這個(gè)旁路非門具有一個(gè)與多個(gè)輸入終端中的一個(gè)相連的輸入端和一個(gè)與旁路開關(guān)的輸入端相連的輸出端。
根據(jù)本發(fā)明的第四十二方面，觸發(fā)器電路還包括一個(gè)邏輯電路，這個(gè)邏輯電路輸入構(gòu)成控制主鎖存器和從鎖存器的操作的一個(gè)時(shí)鐘信號(hào)的基礎(chǔ)的旁路信號(hào)和時(shí)鐘源信號(hào)，當(dāng)旁路信號(hào)具有第一值時(shí)根據(jù)時(shí)鐘源信號(hào)確定時(shí)鐘信號(hào)，當(dāng)旁路信號(hào)具有與第一值互補(bǔ)的第二值時(shí)在不考慮時(shí)鐘源信號(hào)的情況下設(shè)定時(shí)鐘信號(hào)的值。
根據(jù)本發(fā)明的第四十三方面，主鎖存器還提供有一個(gè)開關(guān)和一個(gè)驅(qū)動(dòng)電路，這個(gè)開關(guān)包括一個(gè)與主鎖存器的輸入端相連的輸入端和一個(gè)輸出端，驅(qū)動(dòng)電路包括一個(gè)與主鎖存器的開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，主鎖存器的驅(qū)動(dòng)電路在旁路開關(guān)導(dǎo)通時(shí)輸出一個(gè)固定值，并在旁路開關(guān)不導(dǎo)通時(shí)根據(jù)主鎖存器的開關(guān)發(fā)送的信號(hào)的改變輸出被改變的信號(hào)。
根據(jù)本發(fā)明的第四十四方面，在多個(gè)輸入終端中的一個(gè)處提供的一個(gè)信號(hào)不同于在被提供給多個(gè)輸入終端的信號(hào)中的信號(hào)對(duì)里的任何一個(gè)。
根據(jù)本發(fā)明的第四十五方面，一個(gè)觸發(fā)器電路還包括被用作主鎖存器和從鎖存器的半鎖存器對(duì)的串聯(lián)，通過一個(gè)方式信號(hào)的控制至少有一個(gè)半鎖存器對(duì)在動(dòng)態(tài)型和靜態(tài)型之間切換，而主鎖存器和從鎖存器的操作由一對(duì)不同的時(shí)鐘信號(hào)控制。
根據(jù)本發(fā)明的第四十六方面，觸發(fā)器電路還包括一個(gè)根據(jù)方式信號(hào)從多個(gè)輸入信號(hào)中選擇一個(gè)輸入信號(hào)并向主鎖存器發(fā)送一個(gè)輸入信號(hào)的選擇器。
根據(jù)本發(fā)明的第四十七方面，觸發(fā)器電路還包括一個(gè)輸入一對(duì)時(shí)鐘信號(hào)和一個(gè)構(gòu)成另一對(duì)時(shí)鐘信號(hào)的時(shí)鐘源信號(hào)的邏輯電路，當(dāng)時(shí)鐘源信號(hào)值變換時(shí)有必要進(jìn)行一對(duì)變換，而在時(shí)鐘信號(hào)對(duì)中的一個(gè)無效時(shí)該對(duì)變換。
根據(jù)本發(fā)明的第四十八方面，一對(duì)和另一對(duì)時(shí)鐘信號(hào)分別控制主鎖存器和從鎖存器，多個(gè)輸入信號(hào)被結(jié)成對(duì)，而時(shí)鐘源信號(hào)被用作方式信號(hào)。根據(jù)本發(fā)明的第四十九方面，一個(gè)觸發(fā)器電路包括一個(gè)第一選擇器，一個(gè)第一半鎖存器，一個(gè)第二選擇器和一個(gè)第二半鎖存器，第一選擇器輸入多個(gè)第一輸入且從中選擇并輸出一個(gè)，第一半鎖存器接收第一選擇器的一個(gè)輸出并通過第一時(shí)鐘信號(hào)進(jìn)行操作以輸出一個(gè)第一輸出，第二選擇器輸入第一輸出和至少一個(gè)第二輸入且從中選擇并輸出一個(gè)，第二半鎖存器接收第二選擇器的一個(gè)輸出并通過第二時(shí)鐘信號(hào)進(jìn)行操作以輸出一個(gè)第二輸出。
根據(jù)本發(fā)明的第五十方面，多個(gè)第一輸入的數(shù)目為2，第二輸入的數(shù)目為1，一個(gè)方式信號(hào)控制第一和第二選擇器的操作。
根據(jù)本發(fā)明的第五十一方面，第一和第二半鎖存器中至少有一個(gè)根據(jù)方式信號(hào)進(jìn)行操作在動(dòng)態(tài)型和靜態(tài)型之間切換。
根據(jù)本發(fā)明的第五十二方面，一個(gè)觸發(fā)器電路包括一個(gè)第一開關(guān)，一個(gè)第一非門，一個(gè)第二非門，一個(gè)第一半鎖存器和一個(gè)第二半鎖存器，其中第一開關(guān)具有輸入和輸出端，第一非門具有一個(gè)與第一開關(guān)的輸出端相連的輸入端和一個(gè)輸出端，第二非門具有一個(gè)與第一非門的輸出端相連的輸入端和一個(gè)輸出端，第一半鎖存器與第一非門的輸出端相連，第二半鎖存器與第二非門的輸出端相連，第一和第二半鎖存器彼此同步操作，第一開關(guān)在第一和第二半鎖存器處于發(fā)送狀態(tài)時(shí)導(dǎo)通并在第一和第二半鎖存器處于保持狀態(tài)時(shí)不導(dǎo)通。
根據(jù)本發(fā)明的第五十三方面，一個(gè)觸發(fā)器電路包括一個(gè)被插在第二非門的輸出端和第一非門的輸入端之間的第二開關(guān)，第二開關(guān)在第一和第二半鎖存器處于發(fā)送信息狀態(tài)時(shí)不導(dǎo)通，并在第一和第二半鎖存器處于保持信息狀態(tài)時(shí)導(dǎo)通。
根據(jù)本發(fā)明的第五十四方面，觸發(fā)器電路包括一個(gè)與在第二非門的輸出端和第一非門的輸入端之間的第二開關(guān)串聯(lián)的第三開關(guān)，第三開關(guān)獨(dú)立于第一和第二開關(guān)以及第一和第二半鎖存器之外被一個(gè)方式信號(hào)控制其開啟/關(guān)閉。
根據(jù)本發(fā)明的第五十五方面，觸發(fā)器電路還包括多個(gè)輸入終端和一個(gè)可選地將提供給多個(gè)輸入終端的信號(hào)提供給第一開關(guān)的輸入端的選擇器，這些信號(hào)被提供給多個(gè)輸入終端，而選擇器以和第三開關(guān)的開啟/關(guān)閉同步的方式進(jìn)行操作。
根據(jù)本發(fā)明的第五十六方面，一個(gè)存儲(chǔ)電路包括一個(gè)核心部分，一個(gè)第一觸發(fā)器，一個(gè)第二觸發(fā)器，一個(gè)寫控制部分和選擇裝置，其中核心部分根據(jù)地址寫入并讀取數(shù)據(jù)的，第一觸發(fā)器輸入一個(gè)寫使能初始信號(hào)并在一個(gè)基于時(shí)鐘信號(hào)的時(shí)序中輸出一個(gè)同樣的信號(hào)，第二觸發(fā)器輸入被寫入的數(shù)據(jù)并在基于時(shí)鐘信號(hào)的一個(gè)時(shí)序中輸出同樣的信號(hào)，寫控制部分輸入第一觸發(fā)器的一個(gè)輸出并在基于時(shí)鐘信號(hào)的一個(gè)時(shí)序輸出同樣的信號(hào)給核心部分以用作一個(gè)寫使能信號(hào)，選擇裝置具有一個(gè)提供有一個(gè)讀地址的第一輸入端，一個(gè)提供寫地址的第二輸入端和一個(gè)輸出端，而在第一觸發(fā)器的輸出值對(duì)應(yīng)于一個(gè)寫操作時(shí)選擇裝置的輸出端在基于時(shí)鐘信號(hào)的一個(gè)時(shí)序中為核心部分提供寫地址，并且在第一觸發(fā)器的輸出值對(duì)應(yīng)于一個(gè)讀操作時(shí)為核心部分提供讀地址，核心部分通過激活寫使能信號(hào)在對(duì)應(yīng)于提供給選擇裝置輸出端的一個(gè)信號(hào)的地址中寫入第二觸發(fā)器的輸出。
根據(jù)本發(fā)明的第五十七方面，選擇裝置具有一個(gè)第三觸發(fā)器和一個(gè)選擇器，第三觸發(fā)器與在基于時(shí)鐘信號(hào)的一個(gè)時(shí)序中發(fā)送寫信號(hào)的第二輸入端相連，選擇器包括一個(gè)與第一輸入端相連的第一端，一個(gè)與第三觸發(fā)器相連的第二端，一個(gè)與選擇裝置輸出端相連的第三端和一個(gè)與第一觸發(fā)器輸出端相連的控制端，選擇器根據(jù)一個(gè)被提供給控制端的值為第三端提供那些被提供給第一和第二端的信號(hào)中的一個(gè)信號(hào)。
根據(jù)本發(fā)明的第五十八方面，第三觸發(fā)器是一個(gè)掃描觸發(fā)器，選擇裝置也提供有一個(gè)測(cè)試信號(hào)，用于為其輸出端提供一個(gè)信號(hào)，該信號(hào)至少在測(cè)試信號(hào)被激活或第一觸發(fā)器的輸出與寫操作對(duì)應(yīng)時(shí)被提供給其自己的第二端。
根據(jù)本發(fā)明的第五十九方面，選擇裝置還包括一個(gè)選擇器，一個(gè)主鎖存器，一個(gè)從鎖存器和一個(gè)旁路開關(guān)，其中選擇器根據(jù)一個(gè)方式信號(hào)有選擇地輸出寫地址和一個(gè)掃描測(cè)試信號(hào)，主鎖存器發(fā)送選擇器的一個(gè)輸出，從鎖存器具有一個(gè)發(fā)送主鎖存器的一個(gè)輸出的開關(guān)，這個(gè)開關(guān)包括一個(gè)與主鎖存器的一個(gè)輸出端相連的輸入端和一個(gè)輸出端，而旁路開關(guān)具有一個(gè)提供有讀地址的輸入端和一個(gè)根據(jù)旁路信號(hào)的激活/無效而被開啟/關(guān)閉的從鎖存器的開關(guān)的輸出端相連的輸出端，旁路信號(hào)至少在測(cè)試信號(hào)被激活或第一觸發(fā)器的輸出對(duì)應(yīng)于寫操作時(shí)被無效，當(dāng)旁路信號(hào)被激活時(shí)不論時(shí)鐘信號(hào)怎樣，從鎖存器的開關(guān)均進(jìn)入一個(gè)非導(dǎo)通狀態(tài)。
根據(jù)本發(fā)明的第六十方面，主鎖存器和從鎖存器中的一個(gè)在方式信號(hào)控制選擇器輸出掃描測(cè)試信號(hào)時(shí)以靜態(tài)型進(jìn)行操作，并在方式信號(hào)控制選擇器輸出寫地址時(shí)進(jìn)行動(dòng)態(tài)型操作，其它鎖存器以動(dòng)態(tài)型進(jìn)行操作。
根據(jù)本發(fā)明的第六十一方面，第一和第二輸入端共連并且均被提供寫地址和讀地址。
在基于本發(fā)明的第一，第二和第四方面的觸發(fā)器電路中，可以控制方式信號(hào)使得第三開關(guān)被關(guān)閉并使得第二半鎖存器在一個(gè)普通操作中進(jìn)行一個(gè)動(dòng)態(tài)操作，而在進(jìn)行源極電流測(cè)試時(shí)第三開關(guān)則被打開，并且第二半鎖存器進(jìn)行一個(gè)靜態(tài)操作。因此，電路在普通操作中以高速操作，同時(shí)可避免在進(jìn)行源電流測(cè)試時(shí)不必要的電源消耗和故障誤判。
在基于本發(fā)明的第五方面的觸發(fā)器電路中，除了在動(dòng)態(tài)型和靜態(tài)型之間切換第二半鎖存器的操作的功能之外，方式信號(hào)也具有一個(gè)控制選擇器的功能，這樣一個(gè)掃描型觸發(fā)器可以獲得第一方面的效果并可以節(jié)省導(dǎo)線數(shù)。
在基于本發(fā)明的第六，第八或第九方面的觸發(fā)器電路中，一個(gè)邏輯門根據(jù)方式信號(hào)和時(shí)鐘信號(hào)控制第二開關(guān)。
在基于本發(fā)明的第十方面的觸發(fā)器電路中，第四開關(guān)控制第二半鎖存器的操作在動(dòng)態(tài)型和靜態(tài)型之間切換。
在基于本發(fā)明的第三，第十二，第十三，第十四，第十五，第十六，第十七，第二十一，第二十二或第二十三方面的觸發(fā)器電路中，可以避免線路沖突并減少布線區(qū)域。
在基于本發(fā)明的第十八方面的觸發(fā)器電路中，可以檢測(cè)并存儲(chǔ)普通輸入信號(hào)不具有規(guī)定值的情況。
在基于本發(fā)明的第十九，或第二十方面的掃描路徑中，可以實(shí)現(xiàn)一個(gè)獲得第一方面的效果的掃描路徑并可以節(jié)省導(dǎo)線數(shù)。
在基于本發(fā)明的第七，第十一方面的觸發(fā)器電路中，通過控制保持信號(hào)可以保持存儲(chǔ)內(nèi)容并避免因時(shí)鐘信號(hào)變換造成的功率損耗。
在基于本發(fā)明的第二十四方面的存儲(chǔ)電路中，可以控制方式信號(hào)使得第三開關(guān)被關(guān)閉并使得存儲(chǔ)電路在一個(gè)普通操作中進(jìn)行一個(gè)動(dòng)態(tài)操作，而在進(jìn)行源極電流測(cè)試時(shí)第三開關(guān)則被打開，并且存儲(chǔ)電路進(jìn)行一個(gè)靜態(tài)操作。因而電路在普通操作中高速操作，并且在進(jìn)行源極電流測(cè)試時(shí)可以避免不必要的電流損耗和故障誤判。
在基于本發(fā)明的第二十五或第二十六方面的存儲(chǔ)電路中，通過改進(jìn)獲得輸出信號(hào)的非門的驅(qū)動(dòng)能力可以提高輸出信號(hào)的變換速度。
在基于本發(fā)明的第二十七方面的存儲(chǔ)電路中，可以切換并呈現(xiàn)靜態(tài)半鎖存器的功能和動(dòng)態(tài)半鎖存器及三態(tài)緩沖的功能。
在基于本發(fā)明的第二十八方面的存儲(chǔ)電路中，半鎖存器被用作主鎖存器。對(duì)于通過基于本發(fā)明第二十七方面的存儲(chǔ)電路呈現(xiàn)的動(dòng)態(tài)半鎖存器和三態(tài)緩沖功能從半鎖存器的輸入端向輸出終端發(fā)送一個(gè)信號(hào)而言，一個(gè)半周期時(shí)鐘信號(hào)是必要的。因而，當(dāng)基于本發(fā)明第二十八方面的存儲(chǔ)電路被串聯(lián)以構(gòu)成一個(gè)掃描路徑時(shí)，針對(duì)時(shí)鐘信號(hào)偏移可以獲得至少一個(gè)半周期時(shí)鐘信號(hào)的時(shí)序邊界，這樣就可以抑制偏移所造成的不良影響。
在基于本發(fā)明的第二十九方面的存儲(chǔ)電路中，可以切換并呈現(xiàn)靜態(tài)半鎖存器功能和通過彼此串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器所構(gòu)成的電路的功能。
在基于本發(fā)明的第三十方面的存儲(chǔ)電路中，半鎖存器被用作主鎖存器。對(duì)于基于本發(fā)明第二十九方面的存儲(chǔ)電路呈現(xiàn)的通過彼此串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器來構(gòu)成的電路的功能，從半鎖存器的輸入端向第一驅(qū)動(dòng)電路的輸出端發(fā)送一個(gè)信號(hào)而言，一個(gè)半周期時(shí)鐘信號(hào)是必要的。因而，當(dāng)基于本發(fā)明第三十方面的存儲(chǔ)電路被串聯(lián)以構(gòu)成一個(gè)掃描路徑時(shí)，針對(duì)時(shí)鐘信號(hào)偏移可以獲得至少一個(gè)半周期時(shí)鐘信號(hào)的時(shí)序邊界，這樣就可以抑制偏移所造成的不良影響。
在基于本發(fā)明的第三十一或第三十二方面的存儲(chǔ)電路中，多個(gè)信號(hào)由一個(gè)規(guī)定信號(hào)切換并被發(fā)送到基于本發(fā)明第二十九方面的存儲(chǔ)電路，這樣該電路可以被用作一個(gè)掃描觸發(fā)器。在進(jìn)行一個(gè)普通操作時(shí)，也可以針對(duì)第三開關(guān)的導(dǎo)通/不導(dǎo)通來切換靜態(tài)和動(dòng)態(tài)操作。
在基于本發(fā)明的第三十三方面的存儲(chǔ)電路中，通過一個(gè)小規(guī)模電路可以實(shí)現(xiàn)通過串聯(lián)基于本發(fā)明第三十二方面的存儲(chǔ)電路而構(gòu)成的一個(gè)掃描路徑的復(fù)位。
在基于本發(fā)明的第三十四或第三十五方面的存儲(chǔ)電路中，存儲(chǔ)電路具有通過切換方式信號(hào)進(jìn)行一個(gè)靜態(tài)半鎖存器的普通操作和進(jìn)行作為動(dòng)態(tài)觸發(fā)器電路的移位操作的兩個(gè)功能。普通操作的輸出端也可以被用作移位操作中的掃描路徑的一個(gè)結(jié)點(diǎn)。
在基于本發(fā)明的第三十六方面的存儲(chǔ)電路中，增加由第四開關(guān)和第二驅(qū)動(dòng)電路構(gòu)成的動(dòng)態(tài)半鎖存器以便能夠構(gòu)成一個(gè)主-從觸發(fā)器。另外，當(dāng)?shù)谌_關(guān)被打開時(shí)，第一驅(qū)動(dòng)電路的輸出也是主-從觸發(fā)器的輸出，這樣兩個(gè)輸出可被選擇并被發(fā)向掃描路徑。
在基于本發(fā)明的第三十七方面的存儲(chǔ)電路中，當(dāng)在時(shí)序中被匹配時(shí)，互逆值可以被從第一和第二驅(qū)動(dòng)電路輸出。
在基于本發(fā)明的第三十八方面的存儲(chǔ)電路中，當(dāng)進(jìn)行一個(gè)靜態(tài)操作時(shí)第二開關(guān)不被打開或被關(guān)閉，這樣可以抑制電流損耗。
在基于本發(fā)明的第三十九方面的觸發(fā)器電路中，能夠以和時(shí)鐘信號(hào)不同步的方式傳播一個(gè)被提供給一個(gè)輸入終端的信號(hào)，但被提供給觸發(fā)器電路的該信號(hào)是以和時(shí)鐘信號(hào)同步的方式被傳播的。
在基于本發(fā)明的第四十方面的觸發(fā)器電路中，能夠以和通過觸發(fā)器的時(shí)鐘信號(hào)同步的方式發(fā)送一個(gè)被提供給選擇器的信號(hào)，或是能夠發(fā)送和與時(shí)鐘信號(hào)異步的信號(hào)相同的信號(hào)。
在基于本發(fā)明的第四十一方面的觸發(fā)器電路中，當(dāng)主鎖存器進(jìn)行非操作并輸出被輸入的信號(hào)時(shí)，通過避免涉及一個(gè)被提供給從鎖存器的驅(qū)動(dòng)電路的輸入端的信號(hào)的碰撞可以避免不必要的功率損耗。
在基于本發(fā)明的第四十二方面的觸發(fā)器電路中，在進(jìn)行一個(gè)旁路操作時(shí)，可以避免分別從主鎖存器與旁路電路發(fā)送的信號(hào)的碰撞和由此導(dǎo)致的不必要的功率損耗。
在基于本發(fā)明的第四十三方面的觸發(fā)器電路中，可以抑制因?yàn)橛芍麈i存器的開關(guān)發(fā)送的信號(hào)的波動(dòng)而造成的，在驅(qū)動(dòng)電路中流動(dòng)的通過電流。
在基于本發(fā)明的第四十四方面的觸發(fā)器電路中，獨(dú)立于以和時(shí)鐘信號(hào)同步的方式發(fā)送的信號(hào)，以和時(shí)鐘信號(hào)異步的方式發(fā)送的信號(hào)可以被分別輸入。
在基于本發(fā)明的第四十五方面的觸發(fā)器電路中，通過驅(qū)動(dòng)一個(gè)動(dòng)態(tài)型半鎖存器實(shí)現(xiàn)一個(gè)普通操作中的高速處理并在進(jìn)行源極電流測(cè)試時(shí)驅(qū)動(dòng)同樣的靜態(tài)型半鎖存器，可以避免不必要的電流損耗和失敗誤判。
在基于本發(fā)明的第四十六方面的觸發(fā)器電路中，除了在動(dòng)態(tài)型和靜態(tài)型之間切換半鎖存器的操作的功能之外，方式信號(hào)還具有控制選擇器的功能，這樣可以實(shí)現(xiàn)一個(gè)獲得第四十五方面的效果并節(jié)省導(dǎo)線數(shù)的掃描型觸發(fā)器電路。
在基于本發(fā)明的第四十七方面的觸發(fā)器電路中，時(shí)鐘信號(hào)對(duì)中的另一個(gè)時(shí)鐘信號(hào)在一個(gè)時(shí)鐘信號(hào)無效期間進(jìn)行一對(duì)轉(zhuǎn)換，而觸發(fā)器電路在時(shí)鐘源信號(hào)轉(zhuǎn)換時(shí)以一個(gè)雙相時(shí)鐘進(jìn)行操作。當(dāng)時(shí)鐘源信號(hào)不轉(zhuǎn)換時(shí)，時(shí)鐘信號(hào)對(duì)中的另一個(gè)時(shí)鐘信號(hào)具有一個(gè)值，該值與時(shí)鐘信號(hào)對(duì)中那一個(gè)時(shí)鐘信號(hào)相反，而觸發(fā)器電路被用作一個(gè)單邊沿觸發(fā)型觸發(fā)器電路。因而，通過時(shí)鐘信號(hào)可以切換觸發(fā)器電路的操作類型。
在基于本發(fā)明的第四十八方面的觸發(fā)器電路中，當(dāng)時(shí)鐘源信號(hào)不進(jìn)行轉(zhuǎn)換時(shí)，方式信號(hào)被固定為一個(gè)規(guī)定值，這樣根據(jù)一個(gè)輸入信號(hào)觸發(fā)器電路以單邊沿觸發(fā)型進(jìn)行操作。另一方面，當(dāng)時(shí)鐘源信號(hào)進(jìn)行轉(zhuǎn)換時(shí)，則在第一時(shí)鐘信號(hào)無效期間進(jìn)行該轉(zhuǎn)換，這樣即使是在方式信號(hào)具有規(guī)定值時(shí)主鎖存器也不會(huì)發(fā)送一個(gè)輸入信號(hào)。在這種情況下，以雙相時(shí)鐘類型來驅(qū)動(dòng)另一個(gè)輸入信號(hào)。這樣沒有必要分別提供一條引導(dǎo)方式信號(hào)的線路。
在基于本發(fā)明的第四十九方面的觸發(fā)器電路中，第一和第二半鎖存器在通過串聯(lián)連接觸發(fā)器電路并向后續(xù)存儲(chǔ)器發(fā)送第二輸出形成一個(gè)掃描路徑時(shí)，也對(duì)單獨(dú)的邏輯電路分別進(jìn)行測(cè)試，這樣可以測(cè)試兩個(gè)邏輯電路。
在基于本發(fā)明的第五十方面的觸發(fā)器電路中，可以通過一個(gè)選擇器選擇一個(gè)普通操作的信號(hào)和一個(gè)掃描測(cè)試移位操作的信號(hào)并向觸發(fā)器電路發(fā)送同樣的信號(hào)。
在基于本發(fā)明的第五十一方面的觸發(fā)器電路中，通過普通操作和移位操作可以在動(dòng)態(tài)型和靜態(tài)型之間切換基于第五十方面的觸發(fā)器電路的操作。
在基于本發(fā)明的第五十二方面的觸發(fā)器電路中，當(dāng)它們?cè)谵D(zhuǎn)換時(shí)序中相互匹配時(shí)，可以在第一和第二半鎖存器的輸出得到互逆值。
在基于本發(fā)明的第五十三方面的觸發(fā)器電路中，第一半鎖存器被用作以靜態(tài)型進(jìn)行操作的一個(gè)主-從型觸發(fā)器電路的從鎖存器。第二半鎖存器被用作以動(dòng)態(tài)型進(jìn)行操作的主-從型觸發(fā)器電路的從鎖存器。
在基于本發(fā)明的第五十四面的觸發(fā)器電路中，通過第三開關(guān)的開啟/關(guān)閉可以使由第一開關(guān)，第一非門和第二非門構(gòu)成的主鎖存器工作在動(dòng)態(tài)型和靜態(tài)型。
在基于本發(fā)明的第五十五面的觸發(fā)器電路中，根據(jù)提供給多個(gè)輸入終端的信號(hào)的類型可以使由第一開關(guān)，第一非門和第二非門構(gòu)成的主鎖存器工作在動(dòng)態(tài)型和靜態(tài)型。
在基于本發(fā)明的第五十六面的觸發(fā)器電路中，選擇裝置在寫操作和讀操作中分別為核心部分提供寫地址和讀地址。寫操作和時(shí)鐘信號(hào)同步，而讀操作和時(shí)鐘信號(hào)異步。寫地址和讀地址分別被提供給第一和第二輸入端，這樣，在從與時(shí)鐘信號(hào)異步的讀操作向與時(shí)鐘信號(hào)同步的寫操作轉(zhuǎn)移的過程中就不會(huì)提供空周期。
在基于本發(fā)明的第五十七面的存儲(chǔ)電路中，第三觸發(fā)器以和時(shí)鐘信號(hào)同步的方式向選擇器提供寫地址。即選擇器有選擇地為核心部分提供與時(shí)鐘信號(hào)異步的寫地址和讀地址。這樣可以異步和同步地分別執(zhí)行讀操作和寫操作。
在基于本發(fā)明的第五十八面的存儲(chǔ)電路中，通過激活測(cè)試信號(hào)可以把被提供給第三觸發(fā)器的掃描測(cè)試信號(hào)當(dāng)作一個(gè)讀地址提供給核心部分。
在基于本發(fā)明的第五十九面的存儲(chǔ)電路中，旁路信號(hào)在寫操作中未被激活，因而讀地址不被旁路，選擇器輸出的寫地址則通過主鎖存器和從鎖存器被從選擇裝置輸出。另外，在讀操作中激活旁路信號(hào)以便旁路讀地址并從選擇裝置以和時(shí)鐘信號(hào)不同步的方式輸出該信號(hào)。
當(dāng)選擇器已被方式信號(hào)控制向主鎖存器發(fā)送掃描測(cè)試信號(hào)并且測(cè)試信號(hào)在保持掃描測(cè)試信號(hào)后被激活時(shí)，讀地址不被旁路并且掃描測(cè)試信號(hào)被從選擇裝置輸出，盡管這個(gè)操作不是寫操作。因而，可以把掃描測(cè)試信號(hào)當(dāng)作讀地址提供給核心部分。
在基于本發(fā)明的第六十一面的存儲(chǔ)電路中，在控制信號(hào)指定一個(gè)掃描方式的情況下，通過被提供給第三觸發(fā)器的掃描測(cè)試信號(hào)，測(cè)試地址可被提供給核心部分，盡管此時(shí)第一和第二輸入端相互連接并且在從與時(shí)鐘信號(hào)異步的讀操作轉(zhuǎn)移到與時(shí)鐘信號(hào)同步的寫操作的過程中必須提供一個(gè)用于把讀地址改成寫地址的空周期。
本發(fā)明的一個(gè)目標(biāo)是提供一個(gè)減少S/H時(shí)間或T-Q延遲(或T2-Q延遲)并抑制功耗的觸發(fā)器電路。
在整個(gè)說明中，掃描路徑是指觸發(fā)器電路的串行連接，該連接適于發(fā)送一個(gè)在不同于普通操作的測(cè)試操作中進(jìn)行掃描測(cè)試的信號(hào)。
通過下面根據(jù)附圖所進(jìn)行的有關(guān)本發(fā)明的詳細(xì)描述，本發(fā)明的上述和其它目標(biāo)，特點(diǎn)，方面和優(yōu)點(diǎn)將更為明顯。


圖1是說明一個(gè)基于本發(fā)明的第二設(shè)想的觸發(fā)器電路的結(jié)構(gòu)的電路圖；圖2是說明另一個(gè)基于本發(fā)明的第二設(shè)想的觸發(fā)器電路的結(jié)構(gòu)的電路圖3是說明本發(fā)明的實(shí)施例1的結(jié)構(gòu)的電路圖；圖4是說明本發(fā)明的實(shí)施例1的改進(jìn)的電路圖；圖5是說明本發(fā)明的實(shí)施例2的結(jié)構(gòu)的電路圖；圖6是說明本發(fā)明的實(shí)施例3的結(jié)構(gòu)的電路圖；圖7是說明本發(fā)明的實(shí)施例4的結(jié)構(gòu)的電路圖；圖8A和8B是說明本發(fā)明的實(shí)施例5的結(jié)構(gòu)的電路圖；圖9是說明本發(fā)明的實(shí)施例6的結(jié)構(gòu)的電路圖；圖10是說明本發(fā)明的實(shí)施例7的結(jié)構(gòu)的電路圖；圖11是說明本發(fā)明的實(shí)施例8的結(jié)構(gòu)的電路圖；圖12是說明本發(fā)明的實(shí)施例9的結(jié)構(gòu)的電路圖；圖13是說明本發(fā)明的實(shí)施例10的結(jié)構(gòu)的電路圖；圖14A和14B是說明本發(fā)明的實(shí)施例11的電路圖；圖15是說明選擇器SEL1的結(jié)構(gòu)和方式信號(hào)MODE和反轉(zhuǎn)方信號(hào)/MODE之間的關(guān)系的電路圖；圖16A和16B是說明選擇器SELP的結(jié)構(gòu)的電路圖；圖17A是說明本發(fā)明的實(shí)施例12的電路圖；圖17B是說明本發(fā)明的實(shí)施例12的布局圖；圖18A是說明本發(fā)明的實(shí)施例12的改進(jìn)的電路圖；圖18B是說明本發(fā)明的實(shí)施例12的改進(jìn)的布局圖；圖19A是說明本發(fā)明的實(shí)施例12的另一改進(jìn)的電路圖；圖19B是說明本發(fā)明的實(shí)施例12的另一改進(jìn)的布局圖；圖20A是說明本發(fā)明的實(shí)施例12的又一改進(jìn)的電路圖；圖20B是說明本發(fā)明的實(shí)施例12的又一改進(jìn)的布局圖；圖21A是說明本發(fā)明的實(shí)施例13的電路圖；圖21B是說明本發(fā)明的實(shí)施例13的布局圖；圖22是說明本發(fā)明的實(shí)施例14的模塊圖；圖23是說明本發(fā)明的實(shí)施例15的電路圖；圖24A和24B是說明本發(fā)明的實(shí)施例16的電路圖；圖25是說明本發(fā)明的實(shí)施例16的電路圖26A是說明本發(fā)明的實(shí)施例16的改進(jìn)的電路圖；圖26B是說明本發(fā)明的實(shí)施例16的改進(jìn)的布局圖；圖27A和27B是說明本發(fā)明的實(shí)施例17的電路圖；圖28是說明本發(fā)明的實(shí)施例17的電路圖；圖29是說明本發(fā)明的實(shí)施例17的改進(jìn)的電路圖；圖30是說明本發(fā)明的實(shí)施例18的電路圖；圖31是說明本發(fā)明的實(shí)施例18的改進(jìn)的電路圖；圖32是說明本發(fā)明的實(shí)施例18的另一改進(jìn)的電路圖；圖33是說明本發(fā)明的實(shí)施例18的又一改進(jìn)的電路圖；圖34是說明本發(fā)明的實(shí)施例19的電路圖；圖35是說明本發(fā)明的實(shí)施例19的一個(gè)實(shí)施例的電路圖；圖36是說明本發(fā)明的實(shí)施例20的電路圖；圖37是說明本發(fā)明的實(shí)施例20的改進(jìn)的電路圖；圖38是說明本發(fā)明的實(shí)施例20的另一改進(jìn)的電路圖；圖39是說明本發(fā)明的實(shí)施例20的又一改進(jìn)的電路圖；圖40A，40B，40C和40D是說明本發(fā)明的實(shí)施例21的電路圖；圖41A和41B是說明本發(fā)明的實(shí)施例22的電路圖；圖42A和42B是說明本發(fā)明的實(shí)施例22的改進(jìn)的電路圖；圖43A和43B是說明本發(fā)明的實(shí)施例23的電路圖；圖44A和44B是說明本發(fā)明的實(shí)施例24的電路圖；圖45A和45B是說明本發(fā)明的實(shí)施例25的電路圖；圖46A，46B，46C，46D和46E是說明本發(fā)明的實(shí)施例25的第一改進(jìn)的電路圖；圖47A和47B是說明本發(fā)明的實(shí)施例25的第二改進(jìn)的電路圖；圖48A和48B是說明本發(fā)明的實(shí)施例25的第三改進(jìn)的電路圖；圖49A和49B是說明本發(fā)明的實(shí)施例26的電路圖；圖50是說明本發(fā)明的實(shí)施例26的第一改進(jìn)的電路圖；圖51是說明本發(fā)明的實(shí)施例26的第二改進(jìn)的電路圖52是說明本發(fā)明的實(shí)施例26的第三改進(jìn)的電路圖；圖53A和53B是說明本發(fā)明的實(shí)施例27的電路圖；圖54是說明本發(fā)明的實(shí)施例28的電路圖；圖55A和55B是說明本發(fā)明的電路圖；圖56是說明本發(fā)明的實(shí)施例29的操作的時(shí)序圖；圖57A和57B是說明本發(fā)明的實(shí)施例30的電路圖；圖58A，58B和58C是說明本發(fā)明的實(shí)施例31的電路圖；圖59是說明本發(fā)明的實(shí)施例31的操作的時(shí)序圖；圖60A和60B是說明本發(fā)明的實(shí)施例32的電路圖；圖61和62是說明本發(fā)明的實(shí)施例33的電路圖；圖63和64是說明本發(fā)明的實(shí)施例34的電路圖；圖65和66是說明本發(fā)明的實(shí)施例35的電路圖；圖67是說明本發(fā)明的實(shí)施例36的電路圖；圖68是說明本發(fā)明的實(shí)施例36的時(shí)序圖；圖69是說明本發(fā)明的實(shí)施例37的電路圖；圖70是說明本發(fā)明的實(shí)施例37的操作的時(shí)序圖；圖71是說明一個(gè)以同步和異步方式分別執(zhí)行一個(gè)寫操作和讀操作的RAM的結(jié)構(gòu)的模塊圖；圖72是說明圖71所示的RAM的操作的時(shí)序圖；圖73是說明本發(fā)明的實(shí)施例38的模塊圖；圖74是說明本發(fā)明的實(shí)施例38的操作的時(shí)序圖；圖75是說明本發(fā)明的實(shí)施例39的模塊圖；圖76是說明本發(fā)明的實(shí)施例40的模塊圖；圖77A和77B是說明當(dāng)前領(lǐng)域的電路圖和時(shí)序圖；圖78A和78B是說明當(dāng)前領(lǐng)域的電路圖和時(shí)序圖。
在具體描述本發(fā)明的實(shí)施例之前，先描述從當(dāng)前領(lǐng)域達(dá)到本發(fā)明的預(yù)想(此后稱為“設(shè)想”)以明確本發(fā)明的技術(shù)內(nèi)容。
A.設(shè)想(a-1)第一設(shè)想為了避免增加S/H時(shí)間或T-Q延遲，應(yīng)當(dāng)可以通過動(dòng)態(tài)半鎖存器來構(gòu)成主鎖存器和從鎖存器。也就是說，可以從圖77A所示的結(jié)構(gòu)中去掉MOS晶體管N2，N4，P2和P4以及非門INV2和INV4。這里假定非門INV1和INV3由CMOS晶體管構(gòu)成。
當(dāng)主鎖存器處于數(shù)據(jù)保持狀態(tài)時(shí)非門INV1的輸入端進(jìn)入一個(gè)浮動(dòng)狀態(tài)。非門INV1和INV3的輸入端的寄生電容分別保持高電平或低電平以保持?jǐn)?shù)據(jù)。這樣就不會(huì)導(dǎo)致數(shù)據(jù)沖突，但可以改進(jìn)速度性能并減少功耗。
當(dāng)時(shí)鐘信號(hào)T被停止時(shí)，電容通過泄漏等進(jìn)行充電/放電，而非門INV1和INV3的輸入端的電位會(huì)落到既不高又不低的中間電位。在這種情況下不利的是通過電流流過非門INV1和INV3。
當(dāng)這樣的觸發(fā)器電路被用于一個(gè)由CMOS晶體管構(gòu)成的集成電路時(shí)，當(dāng)前不能完成在時(shí)鐘信號(hào)停止時(shí)進(jìn)行的集成電路DC測(cè)試，尤其是所進(jìn)行的源極電流測(cè)試。在普通操作中電流在由CMOS晶體管構(gòu)成的電路中幾乎不能流動(dòng)，因而，如果由上述通過電流造成電流流過電路和一個(gè)功率源，則會(huì)造成故障誤判。
對(duì)于減少功耗來說這種電流是不期望出現(xiàn)的。一種減少功耗的技術(shù)適于停止在一個(gè)未使用的電路塊中提供的觸發(fā)器電路的時(shí)鐘信號(hào)。如果在使用這種技術(shù)的電路塊中使用具有基于第一設(shè)想的主鎖存器和從鎖存器的觸發(fā)器電路，由時(shí)鐘信號(hào)停止導(dǎo)致的通過電流則會(huì)消耗不必要的功率。
所以，由動(dòng)態(tài)半鎖存器構(gòu)成的主鎖存器和從鎖存器是不期望的。(a-2)第二設(shè)想根據(jù)背景領(lǐng)域和第一設(shè)想，可以實(shí)現(xiàn)通過動(dòng)態(tài)型和靜態(tài)型來構(gòu)成一對(duì)半鎖存器的思想。
圖1和2是說明兩種基于第二設(shè)想的觸發(fā)器電路的結(jié)構(gòu)的電路圖。圖1所示的結(jié)構(gòu)提供有一個(gè)動(dòng)態(tài)主鎖存器和一個(gè)靜態(tài)從鎖存器。圖2所示的結(jié)構(gòu)提供有一個(gè)靜態(tài)主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器。
現(xiàn)在描述圖1所示的結(jié)構(gòu)。主鎖存器包括一個(gè)傳輸門S1，一個(gè)非門INV1和一個(gè)非門INV5，傳輸門S1由一個(gè)NMOS晶體管N1和一個(gè)PMOS晶體管P1的并聯(lián)構(gòu)成，非門INV1與傳輸門S1串聯(lián)，而非門INV5與傳輸門S1并聯(lián)。
傳輸門S1的一端與一個(gè)輸入終端相連以接收一個(gè)輸入信號(hào)D。傳輸門S1的另一端與非門INV1的一個(gè)輸入端相連。一個(gè)提供有時(shí)鐘信號(hào)T的時(shí)鐘端與NMOS晶體管N1的柵極和非門INV5的一個(gè)輸入端共連。非門INV5的一個(gè)輸出端與PMOS晶體管P1的柵極相連。
另一方面，從鎖存器包括一個(gè)傳輸門S3，一個(gè)非門INV3，一個(gè)傳輸門S4，和一個(gè)非門INV4，傳輸門S3由一個(gè)NMOS晶體管N3和一個(gè)PMOS晶體管P3的并聯(lián)構(gòu)成，非門INV3在其中被串聯(lián)，傳輸門S4由一個(gè)NMOS晶體管N4和一個(gè)PMOS晶體管P4的并聯(lián)構(gòu)成，而非門INV4被串聯(lián)在其中。從鎖存器和主鎖存器共享非門INV5。
傳輸門S3的一端與在主鎖存器上提供的非門INV1的一個(gè)輸出端相連，而其中的另一端與非門INV3的一個(gè)輸入端相連。非門INV3的一個(gè)輸出端與一個(gè)輸出終端和非門INV4的一個(gè)輸入端共連。傳輸門S4的一端與非門INV4的一個(gè)輸出端相連，而其中的另一端與傳輸門S3的另一端和非門INV3的一個(gè)輸入端共連。非門INV5的輸入和輸出端分別與PMOS和NMOS晶體管P3，N3相連。所有的非門均具有CMOS結(jié)構(gòu)。
主鎖存器的傳輸門S1的一端與輸入終端直接相連，而從鎖存器的傳輸門S3的一端與輸入終端間接相連。從鎖存器的非門INV3輸出端與輸出終端直接相連，而主鎖存器的非門INV1的輸出端與輸出終端間接相連。
現(xiàn)在描述具有所圖1所示的結(jié)構(gòu)的觸發(fā)器電路的操作。假定時(shí)鐘信號(hào)T處于高電平。非門INV5的一個(gè)輸出處于低電平。傳輸門S1和S4均被開啟(導(dǎo)通)，而傳輸門S3則被關(guān)閉(非導(dǎo)通)。輸入信號(hào)D被發(fā)送到非門INV1的輸入端，而非門INV4的輸出端與非門INV3的輸入端相連，這樣從鎖存器在沒有邏輯值起伏的情況下進(jìn)入一個(gè)數(shù)據(jù)保持狀態(tài)，這個(gè)邏輯值是在輸出終端處得出的。
由于時(shí)鐘信號(hào)T從高電平到低電平的轉(zhuǎn)換，傳輸門S1被關(guān)閉以便非門INV1的輸入端的寄生電容能夠保持輸入信號(hào)D的值。此時(shí)，非門INV1的輸入端處于不同于靜態(tài)鎖存器中的狀態(tài)的浮動(dòng)狀態(tài)，這樣，由寄生電容保持的值不會(huì)與另一個(gè)值沖突。因而，S/H時(shí)間不會(huì)被設(shè)到高水平上，但有可能與在短期內(nèi)具有一個(gè)固定值的輸入信號(hào)D沖突。
由于時(shí)鐘信號(hào)T處于低電平，傳輸門S4被關(guān)閉而傳輸門S3則被開啟。因而由非門INV1的輸入端的寄生電容保持的邏輯被非門INV1和INV3反轉(zhuǎn)兩次，并且被當(dāng)作一個(gè)輸出信號(hào)Q提供給輸出終端。
在進(jìn)行源極電流測(cè)試時(shí)，時(shí)鐘信號(hào)T被強(qiáng)制成高電平，這樣就解決了在第一設(shè)想中導(dǎo)致的問題。這是因?yàn)閭鬏旈TS1的開啟使得非門INV1的輸入端不會(huì)落到一個(gè)中間電位，這樣就沒有通過非門INV1的通過電流。
但在圖1所示的結(jié)構(gòu)中，雖然可以抑制S/H時(shí)間，但不能減少T-Q延遲。
現(xiàn)在描述圖2所示的結(jié)構(gòu)。主鎖存器包括一個(gè)結(jié)構(gòu)，通過增加一個(gè)傳輸門S2和一個(gè)非門INV2的串聯(lián)可以獲得這個(gè)結(jié)構(gòu)，其中非門INV2與圖1所示的結(jié)構(gòu)中的非門INV1并聯(lián)。非門INV2的輸入和輸出端分別與非門INV1的輸出端和傳輸門S2的一端相連，傳輸門S2的另一端與非門INV1的輸入端相連。
傳輸門S2由一個(gè)NMOS晶體管N2和一個(gè)PMOS晶體管P2的并聯(lián)構(gòu)成，而非門INV5的輸出和輸入端分別與NMOS晶體管N2和PMOS晶體管P2的柵極相連。
從鎖存器具有一個(gè)結(jié)構(gòu)，通過從圖1所示的結(jié)構(gòu)中去除傳輸門S4和非門INV4可以獲得該結(jié)構(gòu)。
現(xiàn)在描述具有如圖2所示的結(jié)構(gòu)的觸發(fā)器電路的操作。假定時(shí)鐘信號(hào)T處于高電平。非門INV5的一個(gè)輸出處于低電平。而傳輸門S1被開啟(導(dǎo)通)，而傳輸門S2和S3均被關(guān)閉(非導(dǎo)通)。從非門INV2輸出端導(dǎo)出的一個(gè)信號(hào)未被發(fā)送到非門INV1的輸入端，但只有一個(gè)輸入信號(hào)D被發(fā)送過去。另外從非門INV1輸出端導(dǎo)出的一個(gè)信號(hào)未被發(fā)送到非門INV3的輸入端。這樣非門INV1的輸入端進(jìn)入一個(gè)浮動(dòng)狀態(tài)以便由同一輸入端的寄生電容保持的值不與其它值沖突。從鎖存器進(jìn)入一個(gè)數(shù)據(jù)保持狀態(tài)，這樣就可以減少T-Q延遲并增加操作速度。
由于時(shí)鐘信號(hào)T從高電平轉(zhuǎn)成低電平，傳輸門S1被關(guān)閉而傳輸門S2則被開啟，這樣非門INV1和INV2就能夠保持輸入信號(hào)D。傳輸門S3也被開啟，于是由非門INV1的輸入端保持的邏輯被非門INV1和INV3反轉(zhuǎn)兩次，并且被當(dāng)作一個(gè)輸出信號(hào)Q提供給輸出終端。
在進(jìn)行源極電流測(cè)試時(shí)，時(shí)鐘信號(hào)T被強(qiáng)制成低電平，這樣就解決了在第一設(shè)想中導(dǎo)致的問題。這是因?yàn)閭鬏旈TS3的開啟使得非門INV3的輸入端不會(huì)落到一個(gè)中間電位，這樣就沒有通過非門INV3的通過電流。
但在圖2所示的結(jié)構(gòu)中，雖然可以抑制T-Q延遲，但不能減少S/H時(shí)間。
B.本發(fā)明的實(shí)施例針對(duì)本發(fā)明的實(shí)施例，這里根據(jù)第二設(shè)想描述在一個(gè)動(dòng)態(tài)型和一個(gè)靜態(tài)型之間切換至少一個(gè)半鎖存器以便對(duì)其進(jìn)行驅(qū)動(dòng)的技術(shù)。由一個(gè)方式信號(hào)進(jìn)行這樣的切換，以便通過把半鎖存器切換到動(dòng)態(tài)型來加快觸發(fā)器電路的操作并通過把半鎖存器切換到靜態(tài)型以避免在觸發(fā)器電路源極電流測(cè)試中的誤判?，F(xiàn)在按照順序描述這些實(shí)施例。
(b-1)實(shí)施例1圖3是一個(gè)說明本發(fā)明的實(shí)施例1的結(jié)構(gòu)的電路圖。一個(gè)主鎖存器在結(jié)構(gòu)上與圖1所示的第二設(shè)想中使用的相同。而一個(gè)從鎖存器在向傳輸門提供一個(gè)信號(hào)的方式上與圖1所示的不相同。
從鎖存器還包括一個(gè)NAND門NAND1和一個(gè)非門INV6，以便非門INV6的輸出和輸入端分別與構(gòu)成傳輸門S4的NMOS和PMOS晶體管N4，P4相連。NAND門NAND1的一個(gè)輸出端還與非門INV6的輸入端相連。NAND門NAND1的第一和第二輸入端分別接收一個(gè)方式信號(hào)MODE和一個(gè)時(shí)鐘信號(hào)T。當(dāng)方式信號(hào)MODE處于低電平時(shí)，實(shí)施例1進(jìn)行一個(gè)操作，該操作類似于在針對(duì)第一設(shè)想所描述的串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器的結(jié)構(gòu)中的操作，這樣S/H時(shí)間和T-Q延遲均可以被抑制。
當(dāng)方式信號(hào)MODE處于高電平時(shí)，圖3所示的電路進(jìn)行一個(gè)操作，該操作類似于在針對(duì)第二設(shè)想?yún)⒄請(qǐng)D1所描述的電路中的操作。
當(dāng)這個(gè)觸發(fā)器電路進(jìn)行一個(gè)普通操作時(shí)，方式信號(hào)MODE被轉(zhuǎn)到低電平，這樣可以加快電路操作。當(dāng)觸發(fā)器電路進(jìn)行一個(gè)DC測(cè)試，尤其是一個(gè)源極電流測(cè)試時(shí)，方式信號(hào)MODE被變成高電平，而時(shí)鐘信號(hào)T也被強(qiáng)制變成高電平。傳輸門S4被開啟以便把非門INV3的輸入端從一個(gè)浮動(dòng)狀態(tài)中轉(zhuǎn)出，這樣就可以避免非門INV3中的通過電流。
根據(jù)本實(shí)施例，可以克服第一設(shè)想的缺點(diǎn)并保留其優(yōu)點(diǎn)。也就是說可以抑制不必要的功耗并加快電路操作。
可以從非門INV4的輸出端得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q。
圖4是說明改進(jìn)本實(shí)施例的結(jié)構(gòu)的一部分的電路圖。為了簡(jiǎn)便，只說明主鎖存器部分。傳輸門S101替代圖3的傳輸門S1。
一個(gè)輸入信號(hào)D被共同提供給PMOS和NMOS晶體管P201，N201的門。PMOS和NMOS晶體管P201，N201的漏極與非門INV1的輸入端共連。PMOS晶體管P201的源極與通過PMOS晶體管P1提供電位VDD的一個(gè)電位點(diǎn)相連。NMOS晶體管N201的源極通過NMOS晶體管N1接地。
在類似于圖3的情況下在PMOS和NMOS晶體管P1，N1的門電極處分別為其提供了一個(gè)時(shí)鐘信號(hào)T及其反轉(zhuǎn)信號(hào)以便同時(shí) 被開啟/關(guān)閉。當(dāng)PMOS和NMOS晶體管P1，N1導(dǎo)通時(shí)，傳輸門S201被用作一個(gè)非門。當(dāng)PMOS和NMOS晶體管P1，N1未導(dǎo)通時(shí)，傳輸門S201的一個(gè)輸出端被設(shè)成高阻態(tài)。
這樣的改進(jìn)可被用在此后描述的各個(gè)實(shí)施例中。
(b-2)實(shí)施例2圖5是一個(gè)說明本發(fā)明的實(shí)施例2的結(jié)構(gòu)的電路圖。一個(gè)主鎖存器在結(jié)構(gòu)上與圖1所示的第二設(shè)想中使用的相同。而一個(gè)從鎖存器包括一個(gè)傳輸門S5和一個(gè)非門INV7，其中傳輸門S5被插在共連非門INV3的輸入端和傳輸門S3的第二端的一個(gè)點(diǎn)和傳輸門S4的第二端之間，而非門INV7與傳輸門S5并聯(lián)。
傳輸門S5由一個(gè)PMOS晶體管P5和一個(gè)NMOS晶體管N5的并聯(lián)構(gòu)成。非門INV7的輸出和輸入端分別與PMOS和NMOS晶體管P5，N5的門電極相連。方式信號(hào)MODE被提供給非門INV7的輸入端。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，傳輸門S5被關(guān)閉以便該電路進(jìn)行一個(gè)操作，該操作類似于在針對(duì)第一設(shè)想所描述的串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器的結(jié)構(gòu)中的操作，這樣S/H時(shí)間和T-Q延遲均可以被抑制。
當(dāng)方式信號(hào)MODE處于高電平時(shí)，傳輸門S5被開啟以便圖5所示的電路以類似于針對(duì)第二設(shè)想?yún)⒄請(qǐng)D1所描述的電路中的方式進(jìn)行一個(gè)操作。
因而，實(shí)施例2具有與實(shí)施例1類似的效果。當(dāng)然，可以從非門INV4的輸出端得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q。
在不影響操作的情況下可以省略圖5中虛線所示的連接，即PMOS和NMOS晶體管P5，N4或PMOS和NMOS晶體管P4，N5的連接。當(dāng)這種連接被省略時(shí)，可以有效地減少導(dǎo)線數(shù)。
(b-3)實(shí)施例3圖77A中所示的從鎖存器的非門INV3通常由一個(gè)PMOS晶體管和一個(gè)NMOS晶體管的串聯(lián)構(gòu)成。當(dāng)作為針對(duì)輸出信號(hào)Q的負(fù)載的電容增加時(shí)，從鎖存器的保持時(shí)間也相應(yīng)增加。已知有一種提供一個(gè)驅(qū)動(dòng)電路的技術(shù)，該電路接收輸出信號(hào)Q并把該信號(hào)發(fā)送給后續(xù)段以便上述電容不與非門INV3和INV4直接相連。
在實(shí)施例2的從鎖存器中，在對(duì)一個(gè)普通操作使用同樣的信號(hào)的情況下通過把方式信號(hào)MODE轉(zhuǎn)換為低電平來實(shí)現(xiàn)一個(gè)動(dòng)態(tài)操作。因而，從鎖存器的保持時(shí)間未被增加。
在這種情況下，沒有必要新提供一個(gè)上述電路。對(duì)于被發(fā)送到后續(xù)段的輸出信號(hào)Q，應(yīng)當(dāng)實(shí)現(xiàn)增加非門INV3的可驅(qū)動(dòng)性的高速轉(zhuǎn)換。
圖6是一個(gè)說明本發(fā)明的實(shí)施例3的結(jié)構(gòu)的電路圖。這里說明的只是從鎖存器的一部分，該部分可被用作圖5所示的觸發(fā)器電路的從鎖存器。為了簡(jiǎn)便，這里假定從一個(gè)主鎖存器得到一個(gè)信號(hào)D3。
參照?qǐng)D6，非門INV3由多個(gè)晶體管對(duì)PINV31與NINV31，PINV32與NINV32，...構(gòu)成。由晶體管對(duì)構(gòu)成的非門彼此并聯(lián)。晶體管對(duì)的個(gè)數(shù)至少為三個(gè)。
在使用一個(gè)晶體管大小一致的CMOS門陣列時(shí)，本實(shí)施例更有利于改進(jìn)非門INV3的可驅(qū)動(dòng)性。
圖6說明了這樣一個(gè)情況，即一個(gè)非門INV4由PMOS和NMOS晶體管PINV4，NINV4構(gòu)成。作為非門INV4的輸出的輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q可以從非門INV3的輸入端得到。通過虛線給出了在構(gòu)成傳輸門S4的PMOS晶體管和NMOS晶體管NINV4之間，或是在PMOS晶體管PINV4和NMOS晶體管N4之間的連接，當(dāng)非門INV4的輸出不太必要時(shí)，即使是在省略上述連接的情況下也不會(huì)對(duì)操作有任何影響。通過省略這種連接可以進(jìn)一步減少導(dǎo)線數(shù)。
(b-4)實(shí)施例4圖7是一個(gè)說明本發(fā)明的實(shí)施例4的結(jié)構(gòu)的電路圖。這里說明的只是從鎖存器的一部分，該部分可被用作圖5所示的觸發(fā)器電路的從鎖存器。
參照?qǐng)D7，非門INV4由多個(gè)晶體管對(duì)PINV41與NINV41，PINV42與NINV42，...構(gòu)成。由晶體管對(duì)構(gòu)成的非門彼此并聯(lián)。晶體管對(duì)的個(gè)數(shù)至少為三個(gè)。
在使用一個(gè)晶體管大小一致的CMOS門陣列時(shí)，本實(shí)施例更有利于改進(jìn)非門INV4的可驅(qū)動(dòng)性。
當(dāng)也可以從非門INV3的輸入端得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q時(shí)，類似于實(shí)施例3，通過以上述方式從非門INV4獲得輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q可以實(shí)現(xiàn)反轉(zhuǎn)信號(hào)Q的快速轉(zhuǎn)換。
(b-5)實(shí)施例5圖8A是一個(gè)說明本發(fā)明的實(shí)施例5的結(jié)構(gòu)的電路圖。圖8A所示的觸發(fā)器電路具有一個(gè)可以通過向基于圖3中所示的實(shí)施例1的觸發(fā)器電路增加一個(gè)選擇器SEL1來獲得的結(jié)構(gòu)。因而，圖8A所示的觸發(fā)器電路可被用作一個(gè)被用于測(cè)試簡(jiǎn)化設(shè)計(jì)的掃描型觸發(fā)器電路。
圖8B給出了掃描型觸發(fā)器電路的串聯(lián)(掃描路徑)，上述電路由圖8A所示的觸發(fā)器電路構(gòu)成。
選擇器SEL1具有一對(duì)輸入端和一個(gè)輸出端，輸入端接收一個(gè)普通輸入信號(hào)DI和一個(gè)掃描測(cè)試信號(hào)SI，而輸出端根據(jù)被提供給其控制端的一個(gè)信號(hào)輸出上述信號(hào)中的一個(gè)。選擇器SEL1在其控制端提供有一個(gè)低電平信號(hào)時(shí)向輸出端提供普通輸入信號(hào)DI，而在其控制端提供有一個(gè)高電平信號(hào)時(shí)向輸出端提供掃描測(cè)試信號(hào)SI。
在實(shí)施例5中，一個(gè)方式信號(hào)MODE被提供給選擇器SEL1的控制端。當(dāng)方式信號(hào)MODE被設(shè)成低電平時(shí)，選擇器SEL1輸出普通輸入信號(hào)DI，而傳輸門S1接收與輸入信號(hào)D相同的信號(hào)。當(dāng)時(shí)鐘信號(hào)T電平下降時(shí)輸入信號(hào)D被當(dāng)作輸出信號(hào)Q輸出給一個(gè)輸入終端。如圖8B所示，輸出信號(hào)Q不會(huì)對(duì)那些后續(xù)段的輸入信號(hào)DI有任何影響。
此時(shí)，傳輸門S4處于關(guān)閉狀態(tài)而兩個(gè)半鎖存器均屬動(dòng)態(tài)型，這樣就可以抑制S/H時(shí)間和T-Q延遲。總之，當(dāng)把這種電路用作普通觸發(fā)器電路時(shí)可以加快操作。
當(dāng)方式信號(hào)MODE被設(shè)成高電平時(shí)，傳輸門S4的開啟/關(guān)閉狀態(tài)取決于時(shí)鐘信號(hào)T，而從鎖存器以靜態(tài)型進(jìn)行操作。此時(shí)，選擇器SEL1輸出掃描測(cè)試信號(hào)SI以便傳輸門S1根據(jù)輸入信號(hào)D接收該信號(hào)并在時(shí)鐘信號(hào)T電平下降時(shí)把上述信號(hào)當(dāng)作輸出信號(hào)Q輸出給一個(gè)輸出終端。
如圖8 B所示，串聯(lián)的掃描型觸發(fā)器電路成功地把掃描測(cè)試信號(hào)SI當(dāng)作輸出信號(hào)Q發(fā)送給后續(xù)的觸發(fā)器電路。不同于普通操作，這樣的掃描測(cè)試信號(hào)SI的傳輸是一個(gè)在掃描測(cè)試中進(jìn)行的移位操作，并且在這種情況下不需要快速的電路操作。
類似于實(shí)施例1和2，通過把方式信號(hào)MODE設(shè)成高電平并把時(shí)鐘信號(hào)T強(qiáng)制成高電平可以避免源極電流測(cè)試中的故障誤判。
根據(jù)本實(shí)施例，方式信號(hào)MODE適于控制選擇器SEL1的選擇操作和從鎖存器在動(dòng)態(tài)型和靜態(tài)型之間的切換，這樣實(shí)施例1的技術(shù)可被用于一個(gè)掃描型觸發(fā)器電路并可省略導(dǎo)線數(shù)。
(b-6)實(shí)施例6圖9是一個(gè)說明本發(fā)明的實(shí)施例6的結(jié)構(gòu)的電路圖。圖9所示的觸發(fā)器電路具有一個(gè)可以通過向基于圖5中所示的實(shí)施例2的觸發(fā)器電路增加一個(gè)選擇器SEL1來獲得的結(jié)構(gòu)。因而，通過圖8B所示的連接，圖9所示的觸發(fā)器電路可被用作一個(gè)類似于圖8A所示的電路的掃描型觸發(fā)器電路。
在本實(shí)施例中，一個(gè)方式信號(hào)MODE被提供給選擇器SEL1的控制端。類似于實(shí)施例5，根據(jù)本實(shí)施例可以把實(shí)施例2的技術(shù)用于一個(gè)掃描型觸發(fā)器電路并可以省略導(dǎo)線。
根據(jù)本實(shí)施例，非門INV7輸出一個(gè)在邏輯上與方式信號(hào)MODE相反的反轉(zhuǎn)方式信號(hào)MODE，這樣，除了方式信號(hào)MODE之外，選擇器SEL1可能也需要反轉(zhuǎn)方式信號(hào)MODE。
可以從各種結(jié)構(gòu)中選定選擇器SEL1的電路結(jié)構(gòu)。圖15是一外說明在選擇器SEL1的電路結(jié)構(gòu)和方式與反轉(zhuǎn)方式信號(hào)MODE，MODE之間的關(guān)系的電路圖。
選擇器SEL1由一個(gè)傳輸門S10和一個(gè)傳輸門S11構(gòu)成，傳輸門S10由一個(gè)PMOS晶體管P10和一個(gè)NMOS晶體管N10構(gòu)成，而傳輸門S11由一個(gè)PMOS晶體管P11和一個(gè)NMOS晶體管N11構(gòu)成。傳輸門S10和S11分別在其第一端接收一個(gè)普通輸入信號(hào)DI和一個(gè)掃描測(cè)試信號(hào)SI。傳輸門S10和S11的第二端相互共連以構(gòu)成選擇器SEL1的一個(gè)輸出端。
當(dāng)方式信號(hào)MODE處于高電平且反轉(zhuǎn)方式信號(hào)MODE處于低電平時(shí)，傳輸門S10和S11相應(yīng)被關(guān)閉和開啟，這樣可以把掃描測(cè)試信號(hào)SI當(dāng)作輸入信號(hào)D輸出到主鎖存器。當(dāng)方式信號(hào)MODE處于低電平且反轉(zhuǎn)方式信號(hào)MODE處于高電平時(shí)，傳輸門S10和S11相應(yīng)被開啟和關(guān)閉，這樣可以把普通輸入DI當(dāng)作輸入信號(hào)D輸出。
類似于其它實(shí)施例，可以從非門INV4的輸出端得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q。
圖16A和16B是說明構(gòu)成選擇器SEL1的一部分的選擇器SELP的結(jié)構(gòu)的電路圖。圖16A給出一個(gè)組合邏輯門，而圖16B說明了一個(gè)由PMOS和NMOS晶體管實(shí)現(xiàn)的電路結(jié)構(gòu)。
當(dāng)方式信號(hào)MODE變成高電平時(shí)選擇器SELP輸出一個(gè)掃描測(cè)試信號(hào)SI的反轉(zhuǎn)邏輯，而當(dāng)方式信號(hào)MODE變成低電平時(shí)選擇器SELP輸出一個(gè)普通輸入信號(hào)DI的反轉(zhuǎn)邏輯。為了實(shí)現(xiàn)具有選擇器SELP的選擇器SEL1，有必要額外提供一個(gè)非門或輸入掃描測(cè)試信號(hào)SI和普通輸入信號(hào)DI的反轉(zhuǎn)邏輯。
(b-7)實(shí)施例7圖10是一個(gè)說明本發(fā)明的實(shí)施例7的結(jié)構(gòu)的電路圖。本實(shí)施例的一個(gè)從鎖存器在結(jié)構(gòu)上與圖2所示的用于第二設(shè)想的從鎖存器相同。在向傳輸門S1提供信號(hào)的方式上，本實(shí)施例的主鎖存器不同于圖2所示主鎖存器。
主鎖存器還包括一個(gè)NOR門NOR1和一個(gè)非門INV6，而非門INV6的輸出和輸入端分別與構(gòu)成傳輸門S2的PMOS晶體管P2和NMOS晶體管N2相連。
NOR門NOR1的一個(gè)輸出端與非門INV6的一個(gè)輸入端相連。NOR門NIR1的第一和第二輸入端分別接收方式信號(hào)MODE和時(shí)鐘信號(hào)T。當(dāng)方式信號(hào)MODE處于高電平時(shí)，電路進(jìn)行一個(gè)操作，該操作與在第一設(shè)想中描述的串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器的操作類似，這樣可以抑制S/H時(shí)間和T-Q延遲，并且可以減少功耗。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，圖10所示的電路進(jìn)行與參照?qǐng)D2并結(jié)合第二設(shè)想所描述的電路類似的操作。
當(dāng)這個(gè)觸發(fā)器電路進(jìn)行一個(gè)普通操作時(shí)，通過把方式信號(hào)MODE變成高電平可以加快電路操作。當(dāng)該電路被用于一個(gè)DC測(cè)試，尤其是一個(gè)源極電流測(cè)試時(shí)，方式信號(hào)MODE被變成低電平，而時(shí)鐘信號(hào)T也被強(qiáng)制成低電平。傳輸門S2被開啟以便把非門INV1的輸入端從浮動(dòng)狀態(tài)轉(zhuǎn)出，這樣可以避免非門INV1中的通過電流。
總之，根據(jù)本實(shí)施例，在不損害其優(yōu)點(diǎn)的前提下可以克服第一設(shè)想的缺點(diǎn)。也就是說，可以抑制不必要的功耗并加快電路操作。
(b-8)實(shí)施例8圖11是一個(gè)說明本發(fā)明的實(shí)施例8的結(jié)構(gòu)的電路圖。本實(shí)施例的一個(gè)從鎖存器在結(jié)構(gòu)上與圖2所示的用于第二設(shè)想的從鎖存器相同。主鎖存器包括一個(gè)傳輸門S5和一個(gè)非門INV7，其中傳輸門S5被插在共連非門INV1的輸入端和傳輸門S1的第二端的一個(gè)點(diǎn)和傳輸門S2的第二端之間，而非門INV7與傳輸門S5并聯(lián)。
傳輸門S5由PMOS晶體管P5和NMOS晶體管N5的并聯(lián)構(gòu)成。非門INV7的輸出和輸入端分別與PMOS晶體管P5和NMOS晶體管N5的門相連。一個(gè)方式信號(hào)MODE被提供給非門INV7的輸入端。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，傳輸門S5被關(guān)閉以便電路進(jìn)行一個(gè)與在第一設(shè)想中描述的串聯(lián)兩個(gè)動(dòng)態(tài)半鎖存器的結(jié)構(gòu)中進(jìn)行的操作類似的操作，這樣就可以抑制S/H時(shí)間和T-Q延遲。
當(dāng)方式信號(hào)MODE處于高電平時(shí)，傳輸門S5被開啟，使得圖9所示的電路的操作與參照?qǐng)D2并根據(jù)第二設(shè)想描述的電路的操作類似。
因而，本實(shí)施例具有與實(shí)施例7類似的效果。
在不影響操作的情況下可以省略在電路圖中由虛線給出的連接，即PMOS晶體管P5和NMOS晶體管N2或N5的連接。當(dāng)省略該連接時(shí)，可以有效地減少導(dǎo)線數(shù)。
(b-9)實(shí)施例9圖12是一個(gè)說明本發(fā)明的實(shí)施例9的結(jié)構(gòu)的電路圖。圖12所示的觸發(fā)器電路具有一個(gè)可以通過向基于圖5中所示的實(shí)施例7的觸發(fā)器電路增加一個(gè)選擇器SEL2來獲得的結(jié)構(gòu)。因而，通過圖8B所示的連接，圖12所示的觸發(fā)器電路可被用作一個(gè)類似于圖8A所示的電路的掃描型觸發(fā)器電路。
選擇器SEL2具有一對(duì)輸入端和一個(gè)輸出端，輸入端接收一個(gè)普通輸入信號(hào)DI和一個(gè)掃描測(cè)試信號(hào)SI，而輸出端根據(jù)被提供給其控制端的一個(gè)信號(hào)輸出上述信號(hào)中的一個(gè)。選擇器SEL2在其控制端提供有一個(gè)高電平信號(hào)時(shí)向輸出端提供普通輸入信號(hào)DI，而在其控制端提供有一個(gè)低電平信號(hào)時(shí)向輸出端提供掃描測(cè)試信號(hào)SI。
在實(shí)施例9中，一個(gè)方式信號(hào)MODE被提供給選擇器SEL2的控制端。當(dāng)方式信號(hào)MODE被設(shè)成高電平時(shí)，選擇器SEL2輸出普通輸入信號(hào)DI，而傳輸門S1接收與輸入信號(hào)D相同的信號(hào)。當(dāng)時(shí)鐘信號(hào)T電平下降時(shí)輸入信號(hào)D被當(dāng)作輸出信號(hào)Q輸出給一個(gè)輸入終端。如圖8B所示，輸出信號(hào)Q不會(huì)對(duì)在彼此串聯(lián)的掃描觸發(fā)器電路中的那些后續(xù)段的輸入信號(hào)DI有任何影響。
此時(shí)，傳輸門S2處于關(guān)閉狀態(tài)而兩個(gè)半鎖存器均屬動(dòng)態(tài)型，這樣就可以抑制S/H時(shí)間和T-Q延遲?？傊?，當(dāng)把這種電路用作普通觸發(fā)器電路時(shí)可以加快操作。
當(dāng)方式信號(hào)MODE被設(shè)成低電平時(shí)，傳輸門S2的開啟/關(guān)閉狀態(tài)取決于時(shí)鐘信號(hào)T，而主鎖存器以靜態(tài)型進(jìn)行操作。此時(shí)，選擇器SEL2輸出掃描測(cè)試信號(hào)SI以便傳輸門S1根據(jù)輸入信號(hào)D接收該信號(hào)并在時(shí)鐘信號(hào)T電平下降時(shí)把上述信號(hào)當(dāng)作輸出信號(hào)Q輸出給一個(gè)輸出終端。
如圖8B所示，串聯(lián)的掃描型觸發(fā)器電路成功地把掃描測(cè)試信號(hào)SI當(dāng)作輸出信號(hào)Q發(fā)送給后續(xù)的觸發(fā)器電路。不同于普通操作，這樣的掃描測(cè)試信號(hào)SI的傳輸是一個(gè)在掃描測(cè)試中進(jìn)行的移位操作，并且在這種情況下不需要快速的電路操作。
類似于實(shí)施例7和8，通過把方式信號(hào)MODE設(shè)成低電平并把時(shí)鐘信號(hào)T強(qiáng)制成低電平可以避免源極電流測(cè)試中的故障誤判。
根據(jù)本實(shí)施例，方式信號(hào)MODE適于控制選擇器SEL2的選擇操作和從鎖存器在動(dòng)態(tài)型和靜態(tài)型之間的切換，這樣實(shí)施例7的技術(shù)可被用于一個(gè)掃描型觸發(fā)器電路并可省略導(dǎo)線數(shù)。
(b-10)實(shí)施例10圖13是一個(gè)說明本發(fā)明的實(shí)施例10的結(jié)構(gòu)的電路圖。圖13所示的觸發(fā)器電路具有一個(gè)可以通過向基于圖11中所示的實(shí)施例8的觸發(fā)器電路增加一個(gè)選擇器SEL1來獲得的結(jié)構(gòu)。因而，通過圖8B所示的連接，圖13所示的觸發(fā)器電路可被用作一個(gè)類似于圖8A所示的電路的掃描型觸發(fā)器電路。
在本實(shí)施例中，一個(gè)方式信號(hào)MODE被提供給選擇器SEL1的控制端。類似于實(shí)施例9，根據(jù)本實(shí)施例可以把實(shí)施例8的技術(shù)用于一個(gè)掃描型觸發(fā)器電路并可以省略導(dǎo)線。
根據(jù)本實(shí)施例，非門INV7輸出反轉(zhuǎn)方式信號(hào)MODE，這樣，除了方式信號(hào)MODE之外，選擇器SEL1在其選擇操作中可能也需要反轉(zhuǎn)方式信號(hào)MODE。
參照?qǐng)D1或2根據(jù)第二設(shè)想所描述的觸發(fā)器電路可以與基于被用到一個(gè)半導(dǎo)體芯片上的實(shí)施例1到10中任何一個(gè)的觸發(fā)器電路組合起來。當(dāng)在半導(dǎo)體芯片的需要速度性能的一部分中使用本發(fā)明的觸發(fā)器電路并在不需要速度性能的部分中使用圖1或2所示的觸發(fā)器電路時(shí)，不需要任何方式信號(hào)MODE，而且可以消除線路沖突。
在實(shí)施例7到10的每一個(gè)中，可以省略從鎖存器的非門INV3。在這種情況下，由一個(gè)寄生電容存儲(chǔ)從鎖存器中的邏輯，該電容存在于一個(gè)點(diǎn)中，在該點(diǎn)處構(gòu)成傳輸門S3的NMOS和PMOS晶體管N3和P3的漏極彼此互連。
當(dāng)在實(shí)施例10中省略非門INV3時(shí)，圖16A和16B中所示的結(jié)構(gòu)最好被用作其選擇器SEL1。這是因?yàn)檫x擇器SEL1自己具有針對(duì)后續(xù)段的驅(qū)動(dòng)能力，這樣在沒有損傷的情況下可以傳遞分別在NMOS和PMOS晶體管N3，P3的漏極保持的信息。
(b-11)實(shí)施例11圖14A和14B是一個(gè)說明本發(fā)明的實(shí)施例11的電路圖。圖14(a)說明了在傳輸門S*和一個(gè)在實(shí)施例1到10的每一個(gè)中使用的非門INV*之間的連接。
對(duì)于實(shí)施例1到6的每一個(gè)，“*”對(duì)應(yīng)于“4”，而圖14A中的終端A對(duì)應(yīng)于輸出終端。對(duì)于實(shí)施例1到5的每一個(gè)，圖14A中所示的終端B和C與非門INV3的輸入端相連，而對(duì)于實(shí)施例2到6的每一個(gè)，這些終端B和C分別與NMOS和PMOS晶體管N5，P5相連。
對(duì)于實(shí)施例7到10的每一個(gè)，“*”對(duì)應(yīng)于“2”，而終端A與非門INV1的輸出端相連。對(duì)于實(shí)施例7和9的每一個(gè)，圖14A所示的終端B和C均與非門INV1的輸入端相連，而對(duì)于實(shí)施例8和10的每一個(gè)，這些終端B和C分別與NMOS和PMOS晶體管N5，P5相連。
通過圖14B所示的電路可以實(shí)現(xiàn)圖14A所示的連接。通過由虛線所包圍的結(jié)構(gòu)可以實(shí)現(xiàn)非門INV*?？傊?，非門INV*由一個(gè)包括與NMOS晶體管N*相連的漏極的NMOS晶體管QN，一個(gè)與終端A相連的柵極和一個(gè)提供有對(duì)應(yīng)于一個(gè)高電平的電位VDD的源極。由于這樣的結(jié)構(gòu)，可以不需要線路來連接NMOS晶體管N*與PMOS晶體管QP(也連接NMOS晶體管QN與PMOS晶體管P*)。
因而，通過在對(duì)應(yīng)于圖14A所示的電路結(jié)構(gòu)的實(shí)施例1到10的每一個(gè)的部分中使用圖14B所示的電路結(jié)構(gòu)還可以進(jìn)一步減少導(dǎo)線數(shù)。在終端B和提供接地電位GND的一個(gè)電位點(diǎn)之間串聯(lián)的NMOS晶體管N*和QN可以彼此替換。類似地，在終端C和提供電位VDD的一個(gè)電位點(diǎn)之間串聯(lián)的PMOS晶體管P*和QP可以彼此替換。
(b-12)實(shí)施例12針對(duì)實(shí)施例11還可以進(jìn)一步省略導(dǎo)線。圖17A和17B是在把圖15的結(jié)構(gòu)用作圖9所示的實(shí)施例中的電路的選擇器SEL1的情況下的一個(gè)CMOS門陣列的電路圖和布局圖。在選擇器SEL1的一個(gè)輸出端和一個(gè)傳輸門S1之間的連接布線被簡(jiǎn)化了?？傊?，選擇器SEL1的PMOS晶體管P10和P11與傳輸門S1的PMOS晶體管P1相連，但不與NMOS晶體管N1相連。類似地，選擇器SEL1的NMOS晶體管N10和N11與傳輸門S1的NMOS晶體管N1相連，但不與PMOS晶體管P1相連。
對(duì)于在一個(gè)非門INV1和一個(gè)傳輸門S3之間的連接和在一個(gè)非門INV4和一個(gè)傳輸門S4之間的連接，使用參照?qǐng)D14B在實(shí)施例11中描述的結(jié)構(gòu)。
這樣就簡(jiǎn)化了布線，在實(shí)現(xiàn)這樣的電路的過程中可以放松在半導(dǎo)體中的線路擁擠程度。也就是說，可以通過縮小線路寬度來改進(jìn)集成度。
圖17B給出一個(gè)示例性的晶體管布局。PMOS晶體管行和NMOS晶體管行分別被排列在較高和較低的部分。參照?qǐng)D17B，U形部分表示柵極電極，黑線表示第一層線而寬虛線表示第二層線。標(biāo)記□表示連接第一層線與半導(dǎo)體區(qū)域或柵極電極的觸孔，而在由□和X表示的部分中構(gòu)成彼此互連第一和第二層線的過孔。參照?qǐng)D17B，從左邊順序計(jì)數(shù)各列為第一，第二，...。
通過門隔離彼此隔離各個(gè)單元。總之，具有提供有電位VDD的門的PMOS晶體管和具有提供有電位GND的門的NMOS晶體管把按行排列在兩邊的半導(dǎo)體區(qū)域同其所屬的半導(dǎo)體區(qū)域相互隔離開。在第二，第九，第十三，第十四和第十六列上分別構(gòu)成非門INV7，INV1，INV4，INV3和INV5。在第四，第五，第七，第十，第十一和第十二列上分別構(gòu)成傳輸門S11，S10，S1，S3，S5和S4。
由于這樣的CMOS晶體管布局，可以減少必要的線數(shù)和在列方向上必要的寬度。
可以連接構(gòu)成非門INV4的PMOS和NMOS晶體管的漏極以得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q。當(dāng)然也可以從非門INV3的輸入端得到反轉(zhuǎn)信號(hào)Q。
PMOS晶體管P4，P5和那些構(gòu)成非門INV4的PMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。類似地，NMOS晶體管N4，N5和那些構(gòu)成非門INV4的NMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。
PMOS晶體管P3和那些構(gòu)成非門INV1的PMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。類似地，NMOS晶體管N3和那些構(gòu)成非門INV1的NMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。
圖20A和20B說明了通過用構(gòu)成非門INV1的晶體管按順序分別替換PMOS和NMOS晶體管P3，N3而得到的結(jié)構(gòu)。
非門INV1被分成兩個(gè)晶體管和兩個(gè)功率源，而晶體管P3和N3被插在其中間。這四個(gè)晶體管在兩個(gè)功率源之間彼此串聯(lián)以構(gòu)成一個(gè)三態(tài)非門INVT。通過PMOS和NMOS晶體管P3，N3分別為構(gòu)成非門INV1的PMOS和NMOS晶體管的源極提供了電位VDD和GND。
在這種情況下，也可以認(rèn)為非門INV1不屬于一個(gè)主鎖存器而屬于一個(gè)從鎖存器?？傊鐚?shí)施例10中所描述的，可以省略一個(gè)動(dòng)態(tài)鎖存器的非門。在此情況下，主鎖存器中的邏輯由存在于一個(gè)點(diǎn)上的寄生電容存儲(chǔ)，在該點(diǎn)中構(gòu)成傳輸門S1的NMOS和PMOS晶體管N1，P1的漏極互連。
圖18A說明了通過在圖17A中說明的電路中增加一個(gè)NAND門NANDR得到的結(jié)構(gòu)。NAND門NANDR由一對(duì)NMOS晶體管和一對(duì)PMOS晶體管構(gòu)成。各晶體管對(duì)的柵極接收構(gòu)成在柵極的普通輸入信號(hào)DI和一個(gè)復(fù)位信號(hào)R的基礎(chǔ)的源輸入信號(hào)DIN。PMOS晶體管對(duì)彼此并聯(lián)，其漏極與構(gòu)成傳輸門S10的PMOS晶體管P10互連。一對(duì)和另一對(duì)NMOS晶體管彼此串聯(lián)，其漏極與構(gòu)成傳輸門S10的NMOS晶體管N10互連且被接地。但構(gòu)成NAND門NANDR的PMOS和NMOS晶體管的漏極彼此不直接連接。這里NAND門NANDR不同于普通雙輸入NAND門?？傊?，可以省略一個(gè)連接線L1，通過用虛線說明連接線L1可以說明這種情況。
通過增加NAND門NANDR可以把同步復(fù)位用于圖17A所示的電路。
圖18B是有關(guān)實(shí)現(xiàn)圖18A的CMOS門陣列的布局圖。與圖17B所示的布局圖相比，這里給出了可以減少在用于一個(gè)功率源VDD和接地GND之間提供的線路段數(shù)的布線方案。另外，虛線中的連接線L1是可以省略的，而擋住在提供有PMOS和NMOS晶體管的各行之間的邊界的線路也是可以省略的?？梢员苊獠季€的復(fù)雜性，這樣就不會(huì)增加在功率源VDD和地線GND之間提供的線路的段數(shù)。
圖19A說明了一個(gè)通過在圖17A所示的電路中用雙輸入NAND門NAND3取代非門INV3來獲得的結(jié)構(gòu)。NAND門NAND3的一個(gè)輸入端與傳輸門S3相連，其另一個(gè)輸入端提供有復(fù)位信號(hào)R。通過把復(fù)位信號(hào)R設(shè)成低電平來復(fù)位從鎖存器并使輸出信號(hào)Q變?yōu)楦唠娖健?br> 如果有必要，當(dāng)方式信號(hào)MODE和時(shí)鐘信號(hào)T也被設(shè)成低電平時(shí)，可以復(fù)位一個(gè)提供有輸出信號(hào)Q(或Q)的后續(xù)掃描觸發(fā)器的主鎖存器。圖19B是實(shí)現(xiàn)圖19A的一個(gè)CMOS門陣列的布局圖。
在圖18A和19A所示的一個(gè)電路中，從鎖存器在方式信號(hào)MODE處于低電平時(shí)進(jìn)行一個(gè)動(dòng)態(tài)操作，這樣就可以獲得高速度和低功耗。當(dāng)方式信號(hào)MODE處于高電平時(shí)，從鎖存器進(jìn)行一個(gè)靜態(tài)操作，這樣通過停止時(shí)鐘信號(hào)T可以獲得低功耗。
(b-13)實(shí)施例13類似于實(shí)施例12，針對(duì)在實(shí)施例10中由圖13所示的電路，可以省略線路個(gè)數(shù)。圖21A和21B是在把圖15的結(jié)構(gòu)用作圖13所示的電路的選擇器SEL2的情況下有關(guān)一個(gè)CMOS門陣列的電路圖和布局圖。
針對(duì)在非門INV2和傳輸門S2之間的連接，使用了根據(jù)圖14B所描述的結(jié)構(gòu)。
圖21B說明了一個(gè)示例性的晶體管布局。第一，第三，第六，第八，第十三和第十六列的PMOS和NMOS晶體管適于進(jìn)行門隔離。在第二，第十，第十一，第十四和第十五列中分別構(gòu)成了非門INV7，INV2，INV1，INV3和INV5。另外，在第四，第五，第七，第八，第九和第十二列中分別構(gòu)成傳輸門S11，S10，S1，S5，S2和S3。
由于這樣的CMOS晶體管布局，在實(shí)現(xiàn)這樣的電路的過程中可以改善半導(dǎo)體中線路的擁擠程度。也就是說，通過減少線路寬度可以改進(jìn)集成度。
PMOS晶體管P2，P5和那些構(gòu)成非門INV2的PMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。類似地，NMOS晶體管N2，N5和那些構(gòu)成非門INV2的NMOS晶體管彼此串聯(lián)，因而這些晶體管可以按順序相互替換。
(b-14)實(shí)施例14
圖22是一個(gè)說明本發(fā)明的實(shí)施例14的模塊圖。觸發(fā)器電路FF1，F(xiàn)F2和FF3依次與掃描型觸發(fā)器電路SFF串聯(lián)。
掃描型觸發(fā)器電路SFF可以處于根據(jù)實(shí)施例5或6參照?qǐng)D8A或9所描述的電路結(jié)構(gòu)之中，而觸發(fā)器電路FF1，F(xiàn)F2和FF3均可以處于根據(jù)實(shí)施例1或2參照?qǐng)D3或5所描述的電路結(jié)構(gòu)之中。時(shí)鐘信號(hào)T和方式信號(hào)MODE在這四個(gè)觸發(fā)器電路中被共享。
這四個(gè)觸發(fā)器電路的從鎖存器根據(jù)方式信號(hào)MODE處于低電平和高電平分別進(jìn)行動(dòng)態(tài)和靜態(tài)操作。掃描型觸發(fā)器電路SFF根據(jù)方式信號(hào)MODE處于低電平和高電平分別輸出普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI。當(dāng)方式信號(hào)MODE處于低電平時(shí)，這四個(gè)觸發(fā)器電路被用作一個(gè)高速操作的四位移位寄存器。當(dāng)方式信號(hào)MODE處于高電平時(shí)，觸發(fā)器電路構(gòu)成一個(gè)與圖8B中所示的類似的掃描路徑，這樣可以獲得與實(shí)施例5類似的效果。
可選地，根據(jù)實(shí)施例9參照?qǐng)D12所描述的電路結(jié)構(gòu)可被用于掃描型觸發(fā)器電路SFF，而根據(jù)實(shí)施例7參照?qǐng)D10所描述的電路結(jié)構(gòu)可被用于觸發(fā)器電路FF1，F(xiàn)F2和FF3。這四個(gè)觸發(fā)器電路的從鎖存器根據(jù)方式信號(hào)MODE處于高電平和低電平分別進(jìn)行動(dòng)態(tài)和靜態(tài)操作。掃描型觸發(fā)器電路SFF根據(jù)方式信號(hào)MODE處于高電平和低電平分別輸出普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI。當(dāng)方式信號(hào)MODE處于高電平時(shí)，這四個(gè)觸發(fā)器電路被用作一個(gè)高速操作的四位移位寄存器。當(dāng)方式信號(hào)MODE處于低電平時(shí)，觸發(fā)器電路構(gòu)成一個(gè)與圖8B中所示的類似的掃描路徑，這樣可以獲得與實(shí)施例5類似的效果。
根據(jù)實(shí)施例10和8參照?qǐng)D13和11所描述的電路結(jié)構(gòu)可被用于掃描型觸發(fā)器電路SFF和觸發(fā)器電路FF1，F(xiàn)F2和FF3。這四個(gè)觸發(fā)器電路的從鎖存器根據(jù)方式信號(hào)MODE處于低電平和高電平分別進(jìn)行動(dòng)態(tài)和靜態(tài)操作。掃描型觸發(fā)器電路SFF根據(jù)方式信號(hào)MODE處于低電平和高電平分別輸出普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI。當(dāng)方式信號(hào)MODE處于低電平時(shí)，這四個(gè)觸發(fā)器電路被用作一個(gè)高速操作的四位移位寄存器。通過構(gòu)成一個(gè)與圖8B中所示的類似的掃描路徑可以獲得與實(shí)施例5類似的效果。
掃描型觸發(fā)器電路SFF和觸發(fā)器電路FF1，F(xiàn)F2和FF3可以構(gòu)成圖22中所示的掃描路徑，無論驅(qū)使這些電路的操作進(jìn)入動(dòng)態(tài)狀態(tài)的方式信號(hào)MODE是高電平還是低電平。在這種情況下，有必要提供一個(gè)反轉(zhuǎn)并輸入方式信號(hào)MODE的一個(gè)非門以便在方式信號(hào)具有相同值時(shí)所有的觸發(fā)器電路彼此串聯(lián)以進(jìn)行動(dòng)態(tài)操作，或所有觸發(fā)器電路的主鎖存器或從鎖存器彼此串聯(lián)以進(jìn)行靜態(tài)操作。
對(duì)于時(shí)鐘信號(hào)T，有必要提供一個(gè)非門，該非門反轉(zhuǎn)其邏輯并把該邏輯提供給觸發(fā)器電路以便在彼此串聯(lián)的所有觸發(fā)器電路的主鎖存器或從鎖存器的操作被一個(gè)方式信號(hào)MODE轉(zhuǎn)入靜態(tài)時(shí)，能夠用一個(gè)時(shí)鐘信號(hào)T的單個(gè)邏輯進(jìn)行所有觸發(fā)器電路的源極電流測(cè)試。
在彼此串聯(lián)正向和反向邊沿觸發(fā)型觸發(fā)器電路的情況下，通過把一個(gè)非門插到發(fā)送時(shí)鐘信號(hào)T的路徑中可以減少普通操作中的移位寄存器的基本段數(shù)。
(b-15)實(shí)施例15通過增加檢查電路可以提供在實(shí)施例5，6，9和10中描述的具有檢測(cè)失敗功能的掃描觸發(fā)器電路。
圖23是一個(gè)說明本發(fā)明的實(shí)施例15結(jié)構(gòu)的的電路圖。該電路具有一個(gè)通過向圖13所示的電路結(jié)構(gòu)增加一個(gè)“0”檢查電路B0和一個(gè)“1”檢查電路B1來得到的結(jié)構(gòu)。
“1”檢查電路B1由三個(gè)在非門INV1的一個(gè)輸入端和提供電位VDD的一個(gè)功率源(為了簡(jiǎn)便稱為功率源VDD)之間彼此串聯(lián)的PMOS晶體管P101，P102和P103構(gòu)成。PMOS晶體管P101，P102和P103的柵極分別提供有方式信號(hào)MODE，普通輸入信號(hào)DI和一個(gè)比較控制信號(hào)CMP1。
類似地，“0”檢查電路B0由三個(gè)在非門INV1的一個(gè)輸入端和提供接地電位GND的一個(gè)功率源(為了簡(jiǎn)便稱為功率源GND)之間彼此串聯(lián)的NMOS晶體管N101，N102和N103構(gòu)成。NMOS晶體管N101，N102和N103的柵極分別提供有反轉(zhuǎn)方式信號(hào)MODE，普通輸入信號(hào)DI和一個(gè)比較控制信號(hào)CMP0。
一個(gè)RAM可以被解釋成一個(gè)檢查失敗的電路。RAM的輸出被當(dāng)作普通輸入信號(hào)DI提供給選擇器SEL1。
當(dāng)進(jìn)行普通和移位操作時(shí)，比較控制信號(hào)CMP0和CMP1分別被設(shè)成低電平和高電平，以便“0”檢查電路B0和“1”檢查電路B1不把非門INV1的輸入端連到功率源VDD和GND?？傊?，在這種情況下這些操作與參照實(shí)施例10所描述的操作類似。
在一個(gè)測(cè)試RAM的操作中，通過一個(gè)移位操作在一個(gè)主鎖存器中存儲(chǔ)了一個(gè)規(guī)定值。當(dāng)RAM中存儲(chǔ)的所有的值均為低電平時(shí)，在主鎖存器的非門INV1的輸入端輸入一個(gè)被存儲(chǔ)在這里的高電平。
當(dāng)時(shí)鐘信號(hào)T固定在低電平時(shí)，一個(gè)傳輸門S1被關(guān)閉，而通過把方式信號(hào)MODE轉(zhuǎn)到高電平主鎖存器則可以靜態(tài)地保持上述數(shù)據(jù)。
此后比較控制信號(hào)CMP0和CMP1均被設(shè)為高電平。這樣，“1”檢查電路B1就不會(huì)把非門INV1提到電位VDD上。RAM的一個(gè)選通脈沖被提供作方式信號(hào)MODE。當(dāng)方式信號(hào)MODE變?yōu)榈碗娖綍r(shí)，RAM的輸出被提供給選擇器SEL1。
如果在這樣一個(gè)狀態(tài)下RAM的輸出變?yōu)楦唠娖?，則RAM的選通信號(hào)開啟NMOS晶體管N102并使反轉(zhuǎn)方式信號(hào)MODE變成高電平，于是比較控制信號(hào)CMP0開啟NMOS晶體管N101和NMOS晶體管N103。因而，非門INV1的輸入端的值被從高電平轉(zhuǎn)為低電平?？傊?，利用存儲(chǔ)在主鎖存器的輸入端中的數(shù)據(jù)的電平不是高電平而是低電平這一事實(shí)可以進(jìn)行失敗檢測(cè)。
類似地，在所有必須被存儲(chǔ)在RAM中的值均處于高電平的情況下，通過一個(gè)移位操作在非門INV1的輸入端輸入一個(gè)低電平。通過把時(shí)鐘信號(hào)T固定在低電平并把方式信號(hào)MODE變成高電平，主鎖存器可以靜態(tài)地保持上述數(shù)據(jù)。
此后比較控制信號(hào)CMP0和CMP1均被設(shè)為低電平。這樣，“1”檢查電路B1就不會(huì)把非門INV1降到電位GND上。
如果在這樣一個(gè)狀態(tài)下RAM的輸出變?yōu)榈碗娖?，則PMOS晶體管P102被開啟，而RAM的選通信號(hào)使方式信號(hào)MODE變成低電平，并且PMOS晶體管P101被開啟。PMOS晶體管P103也被比較控制信號(hào)CMP1開啟，這樣非門INV1的輸入端的值被從低電平轉(zhuǎn)為高電平?？傊?，利用存儲(chǔ)在主鎖存器的輸入端中的數(shù)據(jù)的電平不是低電平而是高電平這一事實(shí)可以進(jìn)行故障檢測(cè)。
在進(jìn)行上述針對(duì)多個(gè)地址的操作(讀取和判決)后，通過用一個(gè)移位操作讀取掃描寄存器的內(nèi)容可以在外部判定故障的出現(xiàn)/不出現(xiàn)。
如在實(shí)施例10中所述，可以省略非門INV3，而在這種情況下選擇器SEL1最好具有圖16A或16B中所示的結(jié)構(gòu)。
(b-16)實(shí)施例16圖24A，24B和25是說明本發(fā)明的實(shí)施例16結(jié)構(gòu)的電路圖。圖24A，24B說明了一個(gè)被用于主-從觸發(fā)器電路中的半鎖存器。圖25說明了一個(gè)使用圖24A中所示的從鎖存器的觸發(fā)器電路?，F(xiàn)在描述圖24A和24B中所示的半鎖存器，然后描述圖25中所示的觸發(fā)器電路。
圖24A中所示的半鎖存器適于從圖5中所示的結(jié)構(gòu)的電路得到一個(gè)信號(hào)QZ。類似于圖6，圖24A說明了這樣的一個(gè)狀態(tài)，即非門INV4由PMOS和NMOS晶體管PINV4，NINV4構(gòu)成。PMOS和NMOS晶體管PINV4，NINV4分別與PMOS和NMOS晶體管P4，N4相連。沒有必要直接彼此連接PMOS和NMOS晶體管PINV4，NINV4。
當(dāng)方式信號(hào)MODE處于高電平時(shí)，傳輸門S5被開啟，而信號(hào)QZ具有與被傳輸門S3發(fā)送的信號(hào)D3相同的邏輯。在這種情況下，圖24A所示的電路被用作一個(gè)靜態(tài)半鎖存器。
一個(gè)從非門INV3的輸入端得到的信號(hào)QLA或一個(gè)從非門INV4的輸出端得到的信號(hào)QLB也可以被用作一個(gè)具有與信號(hào)D3相同的邏輯的信號(hào)。另外，一個(gè)從非門INV3的輸出端得到的信號(hào)QL可以被用作一個(gè)具有加強(qiáng)信號(hào)D3的邏輯的信號(hào)。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，傳輸門S5被關(guān)閉，而圖24A所示的電路被用來串聯(lián)一個(gè)動(dòng)態(tài)半鎖存器，該半鎖存器由傳輸門S3和具有一個(gè)三態(tài)非門的非門INV3構(gòu)成，而這個(gè)三態(tài)非門由傳輸門S4和非門INV4構(gòu)成。
圖24B是從概念上說明圖24A的功能但不直接與圖24A的電路對(duì)應(yīng)的電路圖。如果方式信號(hào)處于高電平，信號(hào)QZ的邏輯與信號(hào)D3的相同。如果方式信號(hào)處于低電平，則可以通過時(shí)鐘信號(hào)得到一個(gè)高電容或者可以得到信號(hào)QZ。
圖25所示的觸發(fā)器電路是一個(gè)把圖24A所示的半鎖存器用作一個(gè)從鎖存器并提供一個(gè)用作前段電路的主鎖存器的掃描觸發(fā)器電路，這個(gè)主鎖存器的結(jié)構(gòu)與圖17A所示的結(jié)構(gòu)類似。
圖17A和25所示的主鎖存器之間的差別在于構(gòu)成選擇器的晶體管P10，P11，N10和N11的導(dǎo)通/不導(dǎo)通不由方式信號(hào)MODE(和反轉(zhuǎn)方式信號(hào)MODE)控制，而是由另一個(gè)信號(hào)SMB(及其反轉(zhuǎn)信號(hào)SMB)控制。
更具體地講，信號(hào)MSB被提供給PMOS和NMOS晶體管P10和N11的柵極和非門INV71的一個(gè)輸入端。從非門INV71的一個(gè)輸出端獲得信號(hào)SMB并把它提供給PMOS和NMOS晶體管P11，N10的柵極。
對(duì)于在從鎖存器的傳輸門S3和主鎖存器的非門INV1之間的連接，傳輸門S3的NMOS和PMOS晶體管N3，P3可以不必彼此并聯(lián)(圖17)。這里圖25所示的從鎖存器不同于圖24A所示的半鎖存器，其操作也不相同但可以避免布線的復(fù)雜度。
不同于圖17A中所示的電路，構(gòu)成選擇器的傳輸門S10和S11的操作不由方式信號(hào)MODE控制，而是由信號(hào)SMB控制，這樣方式信號(hào)MODE的值并不有助于進(jìn)行普通或移位操作。
當(dāng)進(jìn)行移位操作時(shí)，信號(hào)SMB被轉(zhuǎn)成低電平，而掃描測(cè)試信號(hào)SI被發(fā)送給傳輸門S1。方式信號(hào)MODE被設(shè)成低電平。因而圖25所示的整個(gè)觸發(fā)器電路被用來串聯(lián)主鎖存器，從鎖存器和一個(gè)三態(tài)非門，在主鎖存器中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于高電平，在從鎖存器中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于低電平，在三態(tài)非門中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于高電平。
針對(duì)通過順序排列信號(hào)發(fā)送裝置構(gòu)成的觸發(fā)器電路，當(dāng)這些裝置彼此串聯(lián)時(shí)有一個(gè)通過時(shí)鐘信號(hào)T的起伏來抑制故障的優(yōu)點(diǎn)，其中在信號(hào)發(fā)送裝置中發(fā)送信號(hào)的時(shí)鐘信號(hào)T的狀態(tài)彼此不同。
該技術(shù)利用這樣的事實(shí)，即半周期時(shí)鐘信號(hào)T對(duì)于通過整個(gè)觸發(fā)器電路發(fā)送信號(hào)來說是必要的?？傊?，由于傳輸門S3在時(shí)鐘信號(hào)T處于低電平時(shí)導(dǎo)通，通過時(shí)鐘信號(hào)T電平下降來確定的傳輸門S1的一個(gè)輸出被提供給非門INV3的輸入端，而由于傳輸門S4被關(guān)閉，則這樣的情況并不有助于確定輸出信號(hào)QZ的值。通過提高時(shí)鐘信號(hào)T的電平傳輸門S4被開啟以確定輸出信號(hào)QZ的值。
需要一個(gè)半周期時(shí)鐘信號(hào)T來發(fā)送信號(hào)，可以根據(jù)時(shí)鐘信號(hào)T起伏的邊沿來獲得這個(gè)半周期。日本專利公報(bào)第6-68691號(hào)(1994)公開了一個(gè)具體使用三態(tài)信號(hào)發(fā)送裝置的案子。
當(dāng)使用圖25所示的觸發(fā)器電路時(shí)，在通過串聯(lián)同樣的觸發(fā)器電路構(gòu)成一個(gè)掃描路徑的情況下可以很好地抑制由時(shí)鐘信號(hào)T的邊沿造成的影響。
當(dāng)進(jìn)行一個(gè)普通操作時(shí)，信號(hào)SMB被轉(zhuǎn)成高電平而普通輸入信號(hào)DI被發(fā)送給傳輸門S1。此時(shí)，可以把方式信號(hào)MODE變成低電平從而驅(qū)動(dòng)從鎖存器成為動(dòng)態(tài)型，并得到較好的功耗和速度性能，也可以把方式信號(hào)MODE變成高電平從而驅(qū)動(dòng)從鎖存器成為靜態(tài)型，并且進(jìn)行一個(gè)DC測(cè)試或停止時(shí)鐘信號(hào)T以減少功耗。
主鎖存器不僅限于上述動(dòng)態(tài)型，它也可以被用作靜態(tài)型。
圖26A和26B是說明實(shí)施例16的改進(jìn)結(jié)構(gòu)的電路圖和布局圖。當(dāng)在圖25所示的控制選擇器的電路中分別使用信號(hào)SMB時(shí)，這個(gè)信號(hào)可以被方式信號(hào)MODE同時(shí)保持。在這種情況下，如圖26A所示，非門INV7也可被用作圖25所示的非門INV71。
沒有必要單獨(dú)獲得信號(hào)SMB，這樣就可以較好地減少構(gòu)成觸發(fā)器電路的線數(shù)。類似于圖17B，圖26B說明了實(shí)現(xiàn)CMOS門陣列中的晶體管的一個(gè)狀態(tài)。
由于這個(gè)改進(jìn)使得方式信號(hào)MODE也被用作信號(hào)SMB，則在普通操作中方式信號(hào)MODE必要被設(shè)成高電平并且只能進(jìn)行一個(gè)靜態(tài)操作。
(b-17)實(shí)施例17圖27A，27B和28是說明實(shí)施例17的結(jié)構(gòu)的電路圖。圖27A，27B說明了一個(gè)被用作主-從觸發(fā)器電路的從鎖存器的半鎖存器。圖28說明了一個(gè)使用圖27A中所示的從鎖存器的觸發(fā)器電路?，F(xiàn)在描述圖27A和27B中所示的半鎖存器，然后描述圖28中所示的觸發(fā)器電路。
圖27A中所示的半鎖存器指示了一個(gè)通過向圖24A所示的電路增加一個(gè)非門INV8而獲得的結(jié)構(gòu)。非門INV8具有一個(gè)在傳輸門S4和S5之間與一個(gè)結(jié)點(diǎn)相連的輸入端和輸出一個(gè)輸出信號(hào)QFL的一個(gè)輸出端。
當(dāng)方式信號(hào)MODE處于高電平時(shí)，傳輸門S5被開啟，而信號(hào)QFL具有加強(qiáng)傳輸門S3發(fā)送的信號(hào)D3的邏輯。在這種情況下，圖27A所示的電路被用作一個(gè)靜態(tài)半鎖存器。
一個(gè)從非門INV3的輸入端得到的信號(hào)QL也可以被用作一個(gè)具有可加強(qiáng)信號(hào)D3的邏輯的信號(hào)。從非門INV3的輸入端得到的信號(hào)QLA和從傳輸門兩端得到的信號(hào)QZ與QLB也可以被用作一個(gè)具有與信號(hào)D3相同的邏輯的信號(hào)。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，傳輸門S5被關(guān)閉，而圖27A所示的電路被用來串聯(lián)一個(gè)由傳輸門S3，非門INV3和INV4構(gòu)成的動(dòng)態(tài)半鎖存器(在不加反轉(zhuǎn)的情況下輸出被提供的信號(hào))和由傳輸門S4與非門INV8構(gòu)成的動(dòng)態(tài)半鎖存器(在加反轉(zhuǎn)的情況下輸出所提供的信號(hào))。
圖27B是從概念上說明圖27A的功能但不直接與圖27A的電路對(duì)應(yīng)的電路圖。如果方式信號(hào)處于高電平，信號(hào)QFL的邏輯與加強(qiáng)信號(hào)D3的邏輯相同。
當(dāng)方式信號(hào)處于低電平時(shí)，時(shí)鐘信號(hào)T也變成高電平并且傳輸門S4導(dǎo)通以更新信號(hào)QFL?？傊?，在這種情況下如圖27B所示，圖27A所示的電路右被用作一個(gè)邊沿觸發(fā)型觸發(fā)器電路，通過串聯(lián)以不同的電平進(jìn)行操作的電平觸發(fā)型觸發(fā)器電路可以獲得該電路。
圖28所示的觸發(fā)器電路是一個(gè)把圖24A所示的半鎖存器用作一個(gè)從鎖存器并提供一個(gè)在圖25中用作前段電路的主鎖存器的掃描觸發(fā)器電路。
類似于實(shí)施例16，在進(jìn)行移位操作時(shí)信號(hào)SMB被轉(zhuǎn)成低電平而掃描測(cè)試信號(hào)SI被發(fā)送給傳輸門S1。方式信號(hào)MODE被設(shè)成低電平。因而，圖28所示的整個(gè)觸發(fā)器電路被用來串聯(lián)一個(gè)主鎖存器，一個(gè)從鎖存器和一個(gè)半鎖存器，在主鎖存器中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于高電平，在從鎖存器中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于低電平，在半鎖存器中用時(shí)鐘信號(hào)T發(fā)送的信號(hào)處于高電平。
可以獲得一個(gè)通過順序排列信號(hào)發(fā)送裝置構(gòu)成的觸發(fā)器電路，當(dāng)這些裝置彼此串聯(lián)時(shí)有一個(gè)通過時(shí)鐘信號(hào)T的起伏來抑制故障的優(yōu)點(diǎn)，其中在信號(hào)發(fā)送裝置中發(fā)送信號(hào)的時(shí)鐘信號(hào)T的狀態(tài)彼此不同。
總之，可以根據(jù)時(shí)鐘信號(hào)T起伏的邊沿來獲得一個(gè)半周期時(shí)鐘信號(hào)T。日本專利公報(bào)第6-5090號(hào)(1994)公開了一個(gè)具體串聯(lián)個(gè)段中的半鎖存器的案子。
當(dāng)使用圖28所示的觸發(fā)器電路時(shí)，在通過串聯(lián)同樣的觸發(fā)器電路構(gòu)成一個(gè)掃描路徑的情況下可以很好地抑制由時(shí)鐘信號(hào)T的邊沿造成的影響。
類似于實(shí)施例16中的改進(jìn)，圖28中所示的結(jié)構(gòu)也可以被改進(jìn)。圖28是說明這樣的改進(jìn)的電路圖。方式信號(hào)MODE也被用作信號(hào)SMB，而非門INV7被用作非門INV71。這樣，可以有效地減少構(gòu)成觸發(fā)器電路的線數(shù)。
(b-18)實(shí)施例18圖30是說明實(shí)施例18的結(jié)構(gòu)的電路圖。該圖說明了一個(gè)具有通過向圖27A所示的電路增加一個(gè)輸出信號(hào)D3的選擇器而獲得的結(jié)構(gòu)的掃描觸發(fā)器電路。
類似于圖17所示的結(jié)構(gòu)，選擇器由傳輸門S10和S11構(gòu)成。類似于圖25所示的結(jié)構(gòu)，該選擇器由信號(hào)SMB及其反轉(zhuǎn)信號(hào)SMB控制。
發(fā)送傳輸門S10或S11的掃描測(cè)試信號(hào)SI和普通輸入信號(hào)DI被用作提供給傳輸門S3的信號(hào)D3，而MOS晶體管P3與N3，P10與N10和P11與N11構(gòu)成傳輸門S3，S10和S11，這樣NMOS晶體管N3可以不與PMOS晶體管P10和P11相連，PMOS晶體管P3可以不與NMOS晶體管N10和N11相連。
當(dāng)方式信號(hào)MODE處于低電平時(shí)，傳輸門S5被關(guān)閉而圖30所示的電路被用來串聯(lián)一個(gè)由傳輸門S3，非門INV3和INV4構(gòu)成的動(dòng)態(tài)半鎖存器(在不加反轉(zhuǎn)的情況下輸出被提供的信號(hào))和由傳輸門S4與非門INV8構(gòu)成的動(dòng)態(tài)半鎖存器(在加反轉(zhuǎn)的情況下輸出所提供的信號(hào))。
在進(jìn)行移位操作時(shí)信號(hào)SMB被轉(zhuǎn)成低電平而掃描測(cè)試信號(hào)SI被上述兩個(gè)動(dòng)態(tài)半鎖存器反轉(zhuǎn)并當(dāng)作信號(hào)QFL輸出。如果必須使信號(hào)QFL的邏輯與掃描測(cè)試信號(hào)SI的相同，則還可以提供一個(gè)具有和非門INV8的輸出端相連以便從其輸出端得到信號(hào)QFL的一個(gè)輸入端，或者可以用一個(gè)非反轉(zhuǎn)緩沖替代非門INV8。
當(dāng)進(jìn)行一個(gè)普通操作時(shí)，信號(hào)SMB被轉(zhuǎn)成高電平而普通輸入信號(hào)被上述兩個(gè)動(dòng)態(tài)半鎖存器反轉(zhuǎn)并當(dāng)作信號(hào)QFL輸出。從非門INV3的輸入端得到的信號(hào)QLA和從傳輸門S4兩端得到的信號(hào)QLB也可以被用作具有與普通輸入信號(hào)相同的邏輯的信號(hào)。而且從非門INV3的輸出端得到的信號(hào)QL也可以被用作一個(gè)具有加強(qiáng)普通輸入信號(hào)DI的邏輯的信號(hào)。
當(dāng)進(jìn)行普通操作時(shí)，也可以把方式信號(hào)MODE設(shè)成高電平。這樣圖30所示的電路被用作一個(gè)靜態(tài)半鎖存器。因而可以通過停止時(shí)鐘信號(hào)T保持?jǐn)?shù)據(jù)并減少功耗。
圖31是說明本實(shí)施例的改進(jìn)結(jié)構(gòu)的電路圖。圖中的電路具有一個(gè)通過從圖30所示的結(jié)構(gòu)中省略NMOS和PMOS晶體管N10，P11得到的結(jié)構(gòu)。在這種情況下，類似于圖30中所示的電路，掃描測(cè)試信號(hào)SI或普通輸入信號(hào)DI可被用作信號(hào)D3。
這樣，沒有必要構(gòu)成反轉(zhuǎn)信號(hào)SMB，因而也可以省略非門INV7。
在圖31所示的結(jié)構(gòu)中，分別由信號(hào)SMB和時(shí)鐘信號(hào)T控制的PMOS晶體管P10和P3彼此串聯(lián)。另外由信號(hào)SMB控制的NMOS晶體管N3和由一個(gè)被非門INV5輸出的時(shí)鐘信號(hào)T的反轉(zhuǎn)信號(hào)控制的NMOS晶體管N3彼此串聯(lián)。因而，可以進(jìn)行各種改進(jìn)并保留這樣的串聯(lián)關(guān)系。
圖32和33說明了通過彼此替代PMOS晶體管P3和P10以及NMOS晶體管N3和N11實(shí)現(xiàn)的改進(jìn)。在上述情況中的操作不同于圖31中的操作。
(b-19)實(shí)施例19圖34是說明實(shí)施例19的結(jié)構(gòu)的電路圖。該圖說明了一個(gè)具有通過彼此串聯(lián)掃描觸發(fā)器電路SF1，SF2，...獲得的掃描路徑。掃描觸發(fā)器電路SF1，SF2，...中的每一個(gè)均具有一個(gè)在圖30到33中任何一個(gè)所示的結(jié)構(gòu)，其中可以分別從一個(gè)NAND門G1，一個(gè)AND門G2和一個(gè)AND門G3得到方式信號(hào)MODE，信號(hào)SMB和時(shí)鐘信號(hào)T。
NAND門G1把信號(hào)RESET和XMODE的邏輯結(jié)果的一個(gè)反轉(zhuǎn)信號(hào)當(dāng)作方式信號(hào)MODE輸出，AND門G2把信號(hào)RESET和信號(hào)XSMB的邏輯結(jié)果當(dāng)作信號(hào)SMB輸出，而AND門G3把信號(hào)RESET和信號(hào)XT的邏輯結(jié)果當(dāng)作時(shí)鐘信號(hào)T輸出。
當(dāng)未復(fù)位掃描路徑時(shí)，信號(hào)RESET被設(shè)成高電平。這樣方式信號(hào)MODE，信號(hào)SMB和時(shí)鐘信號(hào)T分別具有與信號(hào)XMODE，信號(hào)XSMB和信號(hào)XT的反轉(zhuǎn)信號(hào)的值相同的值。
當(dāng)已復(fù)位掃描路徑時(shí)，信號(hào)RESET被設(shè)成低電平。這樣方式信號(hào)MODE，信號(hào)SMB和時(shí)鐘信號(hào)T分別被設(shè)成高，低和低電平。掃描觸發(fā)器電路SF1，SF2，...中的每一個(gè)的傳輸門S3(或PMOS和NMOS晶體管P3，N3)被開啟，而掃描測(cè)試信號(hào)SI在由非門INV3反轉(zhuǎn)后被當(dāng)作信號(hào)QFL輸出。因而，掃描觸發(fā)器電路按排好的順序依次被復(fù)位成低，高，低，高，...電平(或高，低，高，低，...電平)。
根據(jù)本實(shí)施例，由一個(gè)小規(guī)模電路復(fù)位構(gòu)成一個(gè)掃描路徑的掃描觸發(fā)器電路。
圖35是說明本實(shí)施例的一個(gè)改進(jìn)的電路圖。對(duì)于圖34中所示的掃描路徑，非門被插在掃描觸發(fā)器電路SF1，SF2，...之間。這樣就可以用相同的值復(fù)位所有的掃描觸發(fā)器電路。
(b-20)實(shí)施例20圖36是說明實(shí)施例20的結(jié)構(gòu)的電路圖。由于信號(hào)SMB單獨(dú)被用于控制根據(jù)實(shí)施例18在圖30中說明的實(shí)施例中的選擇器，則方式信號(hào)MODE也被用于此目的，而在本實(shí)施例中非門INV7被用作非門INV71。
在一個(gè)移位操作中，方式信號(hào)MODE被設(shè)成低電平。這樣，通過傳輸門S10，掃描測(cè)試信號(hào)SI被發(fā)送給一個(gè)觸發(fā)器電路，該電路是通過串聯(lián)由傳輸門S3和非門INV3，INV4構(gòu)成的一個(gè)動(dòng)態(tài)半鎖存器和由傳輸門S4和非門INV8構(gòu)成的一個(gè)動(dòng)態(tài)半鎖存器來構(gòu)成?？傊?，在一個(gè)移位操作中圖36所示的存儲(chǔ)電路被用作一個(gè)由作為動(dòng)態(tài)半鎖存器的主鎖存器和從鎖存器構(gòu)成的觸發(fā)器電路。
在一個(gè)普通操作中，方式信號(hào)MODE被設(shè)成高電平。通過傳輸門S11普通輸入信號(hào)DI被提供給傳輸門S3。當(dāng)從非門INV3輸出的一個(gè)信號(hào)QL被用作該電路的一個(gè)輸出時(shí)，該電路應(yīng)被用作一個(gè)由傳輸門S3和非門INV3構(gòu)成的靜態(tài)半鎖存器。
而傳輸門S5導(dǎo)通并且非門INV8的輸入端與非門INV3的輸入端相連，這樣該電路仍被用作一個(gè)靜態(tài)半鎖存器，當(dāng)由非門INV8輸出的信號(hào)QFL被用作該電路的輸出時(shí)也是這樣。
換言之，根據(jù)方式信號(hào)MODE并通過把信號(hào)QFL用作其輸出，該電路具有作為一個(gè)靜態(tài)半鎖存器和一個(gè)動(dòng)態(tài)觸發(fā)器電路分別進(jìn)行普通和移位操作的兩個(gè)功能。
在一個(gè)普通操作中通過串聯(lián)圖36中所示的電路構(gòu)成的一個(gè)掃描路徑可被用于需要一個(gè)半鎖存器的一個(gè)掃描路徑。而非門INV8的輸出端可被用作移位操作中的掃描路徑的一個(gè)結(jié)點(diǎn)和普通操作的輸出端。
根據(jù)本實(shí)施例，可以進(jìn)行類似于實(shí)施例18的改進(jìn)。圖37到39是對(duì)應(yīng)于圖31到33中所示的改進(jìn)，說明本實(shí)施例的改進(jìn)的結(jié)構(gòu)的電路圖。
(b-21)實(shí)施例21圖40是說明實(shí)施例21的結(jié)構(gòu)的電路圖。與圖27A中所示的電路相比，傳輸門S3和S4分別被傳輸門S1和S2所替代。而且，傳輸門S1被包括傳輸門S10和S11的選擇器有選擇地提供了輸入信號(hào)D0和D1中的任意一個(gè)。另外，一個(gè)通過串聯(lián)傳輸門S9和一個(gè)非門INV9構(gòu)成的動(dòng)態(tài)半鎖存器與非門INV3的輸出端相連。傳輸門S9由PMOS和NMOS晶體管P9，N9構(gòu)成，并且這個(gè)半鎖存器被用作一個(gè)從鎖存器。
根據(jù)一個(gè)時(shí)鐘信號(hào)T傳輸門S1和S2開啟/關(guān)閉與傳輸門S3和S4相反。因而，盡管根據(jù)時(shí)鐘信號(hào)T起著互補(bǔ)作用，由傳輸門S1，S2和S5構(gòu)成的一個(gè)半鎖存器和非門INV3，INV4，INV5和INV7基本是進(jìn)行與圖27A中說明的相同的操作。傳輸門S1根據(jù)時(shí)鐘信號(hào)T開啟/關(guān)閉與傳輸門S9相反，這樣，該半鎖存器被用作主鎖存器。
圖40所示的電路被用作主-從掃描觸發(fā)器。圖40B到40D指示使用圖40A中所示的電路的方法。
圖40B和40C說明這樣的狀態(tài)，即掃描測(cè)試信號(hào)SI和普通輸入信號(hào)DI分別被提供作輸入信號(hào)D0和D1。在一個(gè)普通操作中，方式信號(hào)MODE被設(shè)成高電平。普通輸入信號(hào)DI被提供給傳輸門S1，而傳輸門S5導(dǎo)通以便根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得輸出信號(hào)QF，該觸發(fā)器電路由一個(gè)靜態(tài)主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器的串聯(lián)構(gòu)成，其中靜態(tài)主鎖存器由傳輸門S1，S2和S5構(gòu)成，而動(dòng)態(tài)從鎖存器由一個(gè)傳輸門S9和一個(gè)非門INV9構(gòu)成。另外，輸出信號(hào)QFL成為一個(gè)由傳輸門S1，S5和一個(gè)非門INV8構(gòu)成的動(dòng)態(tài)半鎖存器的輸出。
在一個(gè)移位操作中，方式信號(hào)MODE被轉(zhuǎn)成低電平，掃描測(cè)試信號(hào)SI被提供給傳輸門S1而傳輸門S5進(jìn)入一個(gè)非導(dǎo)通狀態(tài)，這樣，可以根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得輸出信號(hào)QF，該觸發(fā)器電路由一個(gè)動(dòng)態(tài)主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器的串聯(lián)構(gòu)成，其中動(dòng)態(tài)主鎖存器由傳輸門S1和非門INV3構(gòu)成，而動(dòng)態(tài)從鎖存器由傳輸門S9和非門INV9構(gòu)成。另外，可以根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得由非門INV8輸出的輸出信號(hào)QFL，該觸發(fā)器電路由一個(gè)動(dòng)態(tài)主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器的串聯(lián)構(gòu)成，其中動(dòng)態(tài)主鎖存器由傳輸門S1和非門INV3，INV4構(gòu)成，而動(dòng)態(tài)從鎖存器由傳輸門S2和非門INV8構(gòu)成。
由于上述操作，可以移出如圖40B所示的輸出信號(hào)QFL和圖40C中所示的輸出信號(hào)QF。在不經(jīng)反轉(zhuǎn)即發(fā)送上述移位信號(hào)時(shí)后一種情況尤其有效。
圖40D說明了這樣一種狀態(tài)，即普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI分別被提供作輸入信號(hào)D0和D1。在一個(gè)普通操作中，方式信號(hào)被設(shè)成低電平而普通輸入信號(hào)DI被提供給傳輸門S1。此時(shí)，根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得輸出信號(hào)QF，該觸發(fā)器電路由兩個(gè)動(dòng)態(tài)半鎖存器的串聯(lián)構(gòu)成。并且也根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得輸出信號(hào)QFL，該觸發(fā)器電路由兩個(gè)動(dòng)態(tài)半鎖存器的串聯(lián)構(gòu)成。
在一個(gè)移位操作中，方式信號(hào)MODE被轉(zhuǎn)成高電平而掃描測(cè)試信號(hào)SI被提供給傳輸門S1。傳輸門S5導(dǎo)通，這樣可以根據(jù)一個(gè)觸發(fā)器電路的一個(gè)輸出來獲得由輸出信號(hào)QF，該觸發(fā)器電路由一個(gè)靜態(tài)主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器的串聯(lián)構(gòu)成。輸出信號(hào)QFL成為由傳輸門S1，S5和非門INV8構(gòu)成的一個(gè)動(dòng)態(tài)半鎖存器的輸出。
這樣，在移位操作中輸出信號(hào)QFL成為一個(gè)半鎖存器的輸出，而成為一個(gè)觸發(fā)器電路的輸出的輸出信號(hào)QF最好被用作一個(gè)移出信號(hào)SO。
(b-22)實(shí)施例22圖41A和41B是說明實(shí)施例22的結(jié)構(gòu)的電路圖。在連接非門INV8的一個(gè)輸入端的部分中圖41A所示的電路不同于圖40A中所示的電路。
在本實(shí)施例中，非門INV8的輸入端通過一個(gè)傳輸門S8與非門INV4的一個(gè)輸出端相連。傳輸門S8由PMOS和NMOS晶體管P8，N8構(gòu)成，因而沒有必要分別連接構(gòu)成非門INV4的PMOS和NMOS晶體管P2，N2與NMOS和PMOS晶體管N8，P8。類似地，沒有必要分別連接PMOS和NMOS晶體管P2，N2與NMOS和PMOS晶體管N5，P5。
不同于圖40所示的電路，使用圖41A所示的電路以便普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI被提供給構(gòu)成一個(gè)選擇器的傳輸門S10和S11。
在這樣的結(jié)構(gòu)中，傳輸門S8和非門INV8構(gòu)成一個(gè)動(dòng)態(tài)從鎖存器。傳輸門S8根據(jù)時(shí)鐘信號(hào)T進(jìn)行的操作與傳輸門S9的操作相同，這樣在一個(gè)匹配時(shí)序中輸出信號(hào)QF和QFL具有互逆值?？傊?，當(dāng)兩個(gè)值高速轉(zhuǎn)換時(shí)也保持這些信號(hào)具有互逆值的關(guān)系。
圖41B所示的電路指示在把圖41A所示的電路用作掃描觸發(fā)器SF1和SF2中的每一個(gè)的情況下的連接。當(dāng)一個(gè)同步RAM的地址輸入被解碼時(shí)，最好提供以彼此同步的方式高速傳遞的互逆值給一個(gè)編碼器(或預(yù)解碼器)。
輸出信號(hào)QF和QFL均被用作在一個(gè)移位操作中發(fā)送的信號(hào)。
非門INV8和9可以被另外的諸如NAND或OR門的驅(qū)動(dòng)電路所替代。當(dāng)在后續(xù)段中提供驅(qū)動(dòng)電路時(shí)非門INV8和INV9可被替代。
圖42A和42B是說明本實(shí)施例的改進(jìn)的電路圖。圖42A所示的電路具有一個(gè)通過省略圖41A中所示的電路中的傳輸門S5獲得的結(jié)構(gòu)。這樣可以根據(jù)一個(gè)主-從觸發(fā)器電路的輸出來獲得輸出信號(hào)QF，該電路的主鎖存器和從鎖存器分別以靜態(tài)型和動(dòng)態(tài)型進(jìn)行操作，而根據(jù)一個(gè)串聯(lián)以動(dòng)態(tài)型進(jìn)行操作的主鎖存器和從鎖存器的觸發(fā)器電路的輸出可以獲得輸出信號(hào)QFL。類似于圖41A所示的電路，輸出信號(hào)QF和QFL具有互逆值并與傳遞時(shí)序匹配。
盡管沒有減降功耗的效果，但與圖41A所示的電路相比，圖42A所示的電路可以獲得具有較少的單元數(shù)的輸出信號(hào)QF和QFL。
圖42B所示的電路具有一個(gè)通過進(jìn)一步省略圖42A中所示的電路中的傳輸門S2獲得的結(jié)構(gòu)。根據(jù)一個(gè)串聯(lián)以動(dòng)態(tài)型進(jìn)行操作的主鎖存器和從鎖存器的觸發(fā)器電路的輸出可以獲得輸出信號(hào)QF和QFL。
類似于圖41A中所示的電路，在圖42A和42B中，非門INV8和INV9可以被其它的驅(qū)動(dòng)電路替代或被省略。
(b-23)實(shí)施例23圖43A和43B是說明實(shí)施例23的結(jié)構(gòu)的電路圖。圖43A所示的電路具有一個(gè)通過向圖9所示的電路增加提供有方式信號(hào)MODE和時(shí)鐘信號(hào)T的一個(gè)邏輯電路LC1而獲得的結(jié)構(gòu)。邏輯電路LC1包括兩個(gè)雙輸入NAND門NANDMB和NANDTB。NAND門NANDMB和NANDTB的第一輸入端分別提供有一個(gè)保持信號(hào)HOLDB。NAND門NANDMB的第二輸入端提供有構(gòu)成方式信號(hào)MODE基礎(chǔ)的一個(gè)方式源信號(hào)MODEB。另外NAND門NANDTB的第二輸入端提供有構(gòu)成時(shí)鐘信號(hào)T的基礎(chǔ)的時(shí)鐘源信號(hào)TB。
當(dāng)保持信號(hào)HOLDB被設(shè)成低電平時(shí)，時(shí)鐘信號(hào)T和方式信號(hào)MODE均被固定在高電平上，從鎖存器以靜態(tài)型進(jìn)行操作，而選擇器SEL1選擇掃描測(cè)試信號(hào)SI并把它提供給傳輸門S1，由于傳輸門S3處于關(guān)閉狀態(tài)，則該信號(hào)不被發(fā)送給從鎖存器。
圖43A所示的電路是具有一個(gè)動(dòng)態(tài)主鎖存器和一個(gè)在動(dòng)態(tài)型和靜態(tài)型之間切換操作的從鎖存器的觸發(fā)器電路，通過控制保持信號(hào)HOLDB，該電路可以保持存儲(chǔ)內(nèi)容并避免由時(shí)鐘信號(hào)T傳遞造成的功率損耗。如圖43B所示的電路那樣，通過直接使用方式源信號(hào)MODEB可以選擇普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI。在這種情況下，有必要提供選擇器SEL2來替代選擇器SEL1。選擇器SEL2具有與圖12所示的選擇器SEL2類似的功能，這樣在控制信號(hào)處于高電平和低電平時(shí)可以有選擇地輸出普通輸入信號(hào)DI和掃描測(cè)試信號(hào)SI。
(b-24)實(shí)施例24圖44A和44B是說明實(shí)施例24的結(jié)構(gòu)的電路圖。圖44A所示的電路具有一個(gè)通過向圖21A所示的電路增加一個(gè)邏輯電路LC1而獲得的結(jié)構(gòu)。但圖21A中傳輸門S10和S11所示的選擇在本圖中被畫成選擇器SEL1。
類似于實(shí)施例23，本實(shí)施例也可以保持存儲(chǔ)內(nèi)容并避免由時(shí)鐘信號(hào)T的傳遞造成的功率損耗。
圖44A所示的電路是具有一個(gè)在動(dòng)態(tài)型和靜態(tài)型之間切換操作的主鎖存器和一個(gè)動(dòng)態(tài)從鎖存器的觸發(fā)器電路，通過控制時(shí)鐘信號(hào)T可以保持存儲(chǔ)內(nèi)容并避免由時(shí)鐘信號(hào)T的傳遞造成的功率損耗。
也可以對(duì)圖44A進(jìn)行一個(gè)類似于圖43B和圖43A的關(guān)系的改進(jìn)，圖44B說明了這種改進(jìn)。
(b-25)實(shí)施例25圖45A和45B是說明實(shí)施例25的結(jié)構(gòu)的電路圖。圖45A所示的電路具有一個(gè)通過向圖9所示的電路增加一個(gè)旁路電路BYPC而獲得的結(jié)構(gòu)。在不通過主鎖存器并不依賴時(shí)鐘信號(hào)T但依賴旁路信號(hào)BYPB的情況下，旁路電路BYPC向從鎖存器的非門INV3的輸入端提供普通輸入信號(hào)DI。
旁路電路BYPC包括非門INVD1，INVBYP和一個(gè)傳輸門SBYP。傳輸門SBYP由NMOS和PMOS晶體管NBYP，PBYP的并聯(lián)構(gòu)成。NMOS和PMOS晶體管NBYP，PBYP的門電極分別提供有一個(gè)旁路信號(hào)BYPB和一個(gè)信號(hào)BYP，而信號(hào)BYP在邏輯上被反轉(zhuǎn)成旁路信號(hào)BYPB。信號(hào)BYP由非門INVBYP輸出。
當(dāng)旁路信號(hào)BYPB被設(shè)成低電平時(shí)，普通輸入信號(hào)DI被非門INVD1反轉(zhuǎn)并通過傳輸門SBYP被發(fā)送給非門INV3的輸入端?？梢詮膫鬏旈TSBYP得到輸出信號(hào)Q的反轉(zhuǎn)信號(hào)Q。
一個(gè)提供有這樣的旁路功能的掃描觸發(fā)器電路可被用作傳輸針對(duì)RAM或ROM的地址信號(hào)或數(shù)據(jù)輸入，輸出信號(hào)的傳輸電路。
在一個(gè)普通操作中，旁路信號(hào)BYPB被設(shè)成低電平。此時(shí)，也可以把方式信號(hào)MODE設(shè)成低電平。當(dāng)一個(gè)地址信號(hào)，一個(gè)數(shù)據(jù)輸入信號(hào)或數(shù)據(jù)輸出信號(hào)被用作普通輸入信號(hào)DI時(shí)，可以異步地向RAM或ROM發(fā)送上述信號(hào)。在一個(gè)移位操作中，旁路信號(hào)BYPB和方式信號(hào)MODE均被設(shè)成高電平。這樣，在插入沒有旁路掃描測(cè)試信號(hào)SI的狀態(tài)下可以對(duì)一個(gè)邏輯或存儲(chǔ)器進(jìn)行掃描測(cè)試。
圖45B說明了在構(gòu)成一個(gè)向后續(xù)段發(fā)送輸出信號(hào)Q的掃描路徑的情況下連接圖45A所示的觸發(fā)器電路的情況。
在本實(shí)施例中，最好單獨(dú)確定被提供給從鎖存器的非門INV3的輸入端的信號(hào)的邏輯。這是由于當(dāng)在非門INV3的輸入端上被通過傳輸門S3和SBYP發(fā)送信號(hào)具有不同的值時(shí)(即在這些信號(hào)之間出現(xiàn)“沖突”時(shí))消耗了不必要的功率。
為了避免這種情況，在旁路電路BYPC上考慮兩種方法。在第一種方法中普通輸入信號(hào)DI被非門INVD1反轉(zhuǎn)并被提供給非門INV3的輸入端，而在第二種方法中時(shí)鐘信號(hào)T被停止從而使得傳輸門S3進(jìn)入進(jìn)行旁路(普通操作)的非導(dǎo)通狀態(tài)。
第一種方法由非門INVD1實(shí)現(xiàn)。當(dāng)在切換普通和移位操作的過程中由傳輸門SBYP和S3發(fā)送的信號(hào)具有彼此不同的值時(shí)，在非門INV3的輸入端進(jìn)行了不必要的邏輯值傳遞。為了避免這種情況，提供一個(gè)功能與主鎖存器的非門INV1類似的非門INVD1。如果選擇器SEL1具有選擇輸入一個(gè)信號(hào)并輸出該信號(hào)的反轉(zhuǎn)信號(hào)的功能，那么非門INVD1是不必要的。當(dāng)在非門INV3的輸入端上的邏輯值傳遞沒有出現(xiàn)問題時(shí)，非門INVD1也是不必要的。在圖45A中由連接非門INVD1兩端的虛線指示出可以省略非門INVD1的情況。
通過旁路電路發(fā)送的信號(hào)與時(shí)鐘信號(hào)T異步，而通過主鎖存器和從閂鎖發(fā)送的信號(hào)則與時(shí)鐘信號(hào)T同步。因而，對(duì)于被提供給進(jìn)行旁路的非門INV3的輸入端的信號(hào)的沖突，最好是不僅提供非門INVD1，而且還要有第二種方法。
為了實(shí)現(xiàn)第二種方法，旁路電路BYPC還包括一個(gè)雙輸入NAND門NANDTB。NAND門NANDTB提供有一個(gè)時(shí)鐘源信號(hào)TB和旁路信號(hào)BYPB。當(dāng)旁路信號(hào)BYPB處于低電平時(shí)，NAND門NANDTB則處于高電平并且不依賴于時(shí)鐘源信號(hào)TB的值。當(dāng)旁路信號(hào)BYPB處于高電平時(shí)，則輸出一個(gè)與時(shí)鐘源信號(hào)TB的值相反的信號(hào)。因而，通過把NAND門NANDTB的輸出用作時(shí)鐘信號(hào)T可以使傳輸門S3進(jìn)入進(jìn)行旁路的非導(dǎo)通狀態(tài)，這樣就可以根據(jù)傳輸門SBYP發(fā)送的信號(hào)唯一確定非門INV3的輸入端上的邏輯。當(dāng)不進(jìn)行旁路時(shí)(在移位操作中時(shí))，傳輸門SBYP不導(dǎo)通，而根據(jù)傳輸門S3發(fā)送的信號(hào)可以唯一確定非門INV3的輸入端上的邏輯。這樣就可以避免在非門INV3的輸入端上的信號(hào)沖突和由此產(chǎn)生的功率損耗。
圖46A到46E是說明本實(shí)施例的第一改進(jìn)的電路圖。圖46A說明了通過用一個(gè)三態(tài)非門ZINV1替代圖45A所示的結(jié)構(gòu)中的非門INV1所獲得的一個(gè)結(jié)構(gòu)。
在圖45A所示的電路中，在旁路狀態(tài)下傳輸門S1導(dǎo)通而傳輸門S3不導(dǎo)通。還是在這個(gè)狀態(tài)下，當(dāng)進(jìn)行旁中需要一個(gè)長(zhǎng)周期時(shí)存在一種可能，即普通輸入信號(hào)DI的波動(dòng)在非門INV1上產(chǎn)生通過電流，而其中的功率損耗是不可預(yù)計(jì)的。
為了抑制這種功率損耗，當(dāng)旁路信號(hào)BYPB處于低電平時(shí)三態(tài)非門ZINV1被用來提供高阻態(tài)。三態(tài)非門ZINV1提供有旁路信號(hào)BYPB和信號(hào)BYP。非門INVBYP可被用來獲得被提供給三態(tài)非門ZINV1的信號(hào)BYP。
圖46B和46C是說明三態(tài)非門ZINV1的結(jié)構(gòu)的電路圖。三態(tài)非門ZINV1可以由彼此串聯(lián)的兩個(gè)PMOS晶體管和兩個(gè)NMOS晶體管構(gòu)成。
在這些晶體管中，選擇單個(gè)的PMOS和NMOS晶體管以便所選的晶體管對(duì)的柵極與傳輸門S1的一個(gè)輸出端相連。其余的PMOS和NMOS晶體管的柵極分別提供有信號(hào)BYP和旁路信號(hào)BYPB。在PMOS和NMOS晶體管彼此直連的一個(gè)點(diǎn)上連接傳輸門S3的輸入端。
圖46D和46E是說明三態(tài)非門ZINV1的另一種結(jié)構(gòu)的電路圖。可以分別省略接收信號(hào)BYP和旁路信號(hào)BYPB的一個(gè)PMOS和NMOS晶體管。
圖47A和47B是說明本實(shí)施例的第二改進(jìn)的電路圖。圖47A說明了通過用一個(gè)雙輸入NAND門NAND1替代圖45A所示的結(jié)構(gòu)中的非門INV1而獲得的一個(gè)結(jié)構(gòu)。NAND門NAND1具有一個(gè)提供有旁路信號(hào)BYPB的第一輸入端，一個(gè)與傳輸門S1的輸出端相連的第二輸入端和一個(gè)與傳輸門S3的輸入端相連的輸出端。圖47B是說明雙輸入NAND門NAND1的結(jié)構(gòu)的電路圖。
在這樣的結(jié)構(gòu)中，當(dāng)旁路信號(hào)BYPB處于高電平時(shí)(當(dāng)不進(jìn)行旁路操作時(shí))NAND門NAND1與非門INV1功能相同。在旁路操作中，旁路信號(hào)BYPB被設(shè)成低電平，而NAND門NAND1不考慮通過傳輸門S1發(fā)送的信號(hào)如何輸出一個(gè)高電平。這樣可以避免因普通輸入信號(hào)DI的波動(dòng)造成的通過電流。因而。一個(gè)AND門可被用來替代NAND門NAND1。
圖48A和48B是說明本實(shí)施例的第三改進(jìn)的電路圖。圖48A說明了獨(dú)立于普通輸入信號(hào)DI通過傳輸門SBYP向非門INV3的輸入端發(fā)送異步信號(hào)DI2的情況。圖48B說明了通過串聯(lián)具有圖48A所示的結(jié)構(gòu)的觸發(fā)器電路而獲得的掃描路徑。
(b-26)實(shí)施例26圖49A和49B是說明實(shí)施例26的結(jié)構(gòu)的電路圖。圖44A所示的電路具有一個(gè)通過向圖21A所示的電路增加一個(gè)旁路電路BYPC而獲得的結(jié)構(gòu)。由圖21A中的傳輸門S10和S11所示的選擇器在本圖中被畫成選擇器SEL1。
在實(shí)施例25中主鎖存器以動(dòng)態(tài)型進(jìn)行操作而方式信號(hào)MODE控制從鎖存器在動(dòng)態(tài)型和靜態(tài)型之間切換，但在實(shí)施例26中主鎖存器被方式號(hào)控制在動(dòng)態(tài)型和靜態(tài)型之間切換而從鎖存器以動(dòng)態(tài)型進(jìn)行操作。
在實(shí)施例26中，旁路電路BYPC以類似于實(shí)施例25中的旁路電路的方式進(jìn)行操作?？傊?，不是依賴于時(shí)鐘信號(hào)T而是依賴于旁路信號(hào)BYPB，普通輸入信號(hào)DI在不通過主鎖存器的情況下被提供給從鎖存器的非門INV3的輸入端。在旁路過程中時(shí)鐘信號(hào)T被固定在高電平以便使從鎖存器的傳輸門S3處于非導(dǎo)通狀態(tài)。這樣在本實(shí)施例中可以獲得與實(shí)施例25類似的效果。
如圖49B所示，通過彼此串聯(lián)多個(gè)圖49A所示的電路可以構(gòu)成一個(gè)掃描路徑。
在本實(shí)施例中，實(shí)施例25所示的第一到第三改進(jìn)是可能的。圖50是說明本實(shí)施例的第一改進(jìn)的電路圖，其中非門INV1被一個(gè)三態(tài)非門ZINV1替代。圖51是說明本實(shí)施例的第二改進(jìn)的電路圖，其中非門INV1被一個(gè)NAND門NAND1替代(非門INV1也可以被一個(gè)AND門替代)。圖52是說明本實(shí)施例的第三改進(jìn)的電路圖。該圖說明了獨(dú)立于普通輸入信號(hào)DI不通過傳輸門SBYP向非門INV3的輸入端發(fā)送異步信號(hào)DI2的一個(gè)方式。
這些改進(jìn)的效果與實(shí)施例25的第一到第三改進(jìn)的效果類似。
C.雙相時(shí)鐘觸發(fā)器電路前面針對(duì)一個(gè)單相邊沿觸發(fā)型觸發(fā)器電路描述了實(shí)施例1到26，在一個(gè)雙相時(shí)鐘觸發(fā)器電路中也可以實(shí)現(xiàn)使至少一個(gè)主鎖存器和從鎖存器在動(dòng)態(tài)型和靜態(tài)型之間切換以驅(qū)動(dòng)基于本發(fā)明的觸發(fā)器電路的基本思想。
(c-1)實(shí)施例27圖53A和53B是說明基于實(shí)施例27的觸發(fā)器電路的結(jié)構(gòu)的電路圖。圖53A所示的電路具有一個(gè)結(jié)構(gòu)，在該結(jié)構(gòu)中一個(gè)時(shí)鐘信號(hào)T被分成針對(duì)圖9所示的結(jié)構(gòu)的第一時(shí)鐘信號(hào)T1和第二時(shí)鐘信號(hào)T2。第一和第二時(shí)鐘信號(hào)T1，T2分別控制主鎖存器和從鎖存器的操作，圖78B給出了它們的波形。
為了彼此獨(dú)立地反轉(zhuǎn)第一和第二時(shí)鐘信號(hào)T1，T2，圖9所示的非門INV5被分成圖53A所示的INV51和INV52。
換言之，非門INV51反轉(zhuǎn)第一時(shí)鐘信號(hào)T1并把該信號(hào)提供給構(gòu)成傳輸門S1的PMOS晶體管P1的一個(gè)柵極，而非門INV52反轉(zhuǎn)第二時(shí)鐘信號(hào)T2并把該信號(hào)提供給構(gòu)成傳輸門S3和S4的PMOS和NMOS晶體管P3，N4的柵極。
通過在傳輸門S4和非門INV3的一個(gè)輸入端之間提供一個(gè)傳輸門S5并由方式信號(hào)MODE控制其開啟/關(guān)閉，在類似于圖9所示的結(jié)構(gòu)的雙相時(shí)鐘觸發(fā)器電路中也可以在動(dòng)態(tài)型和靜態(tài)型之間切換從鎖存器以驅(qū)動(dòng)該觸發(fā)器電路。
通過用方式信號(hào)MODE控制選擇器SEL1的操作也可以在動(dòng)態(tài)型和靜態(tài)型上驅(qū)動(dòng)從鎖存器，從而在一個(gè)移位操作中發(fā)送一個(gè)掃描測(cè)試信號(hào)SI并發(fā)送一個(gè)普通輸入信號(hào)DI。主鎖存器的輸出Q1可被發(fā)送給后續(xù)段。
圖53B是說明通過串聯(lián)圖53A所示的電路來構(gòu)成一個(gè)掃描路徑的情況的電路圖。
(c-2)實(shí)施例28圖54是說明基于實(shí)施例28的觸發(fā)器電路的結(jié)構(gòu)的電路圖。圖54所示的電路具有一個(gè)結(jié)構(gòu)，在該結(jié)構(gòu)中一個(gè)時(shí)鐘信號(hào)T被分成針對(duì)圖13示的結(jié)構(gòu)的第一時(shí)鐘信號(hào)T1和第二時(shí)鐘信號(hào)T2。為了彼此獨(dú)立地反轉(zhuǎn)第一和第二時(shí)鐘信號(hào)T1，T2，圖13所示的非門INV5被分成圖54所示的INV51和INV52。與實(shí)施例27相反，可以在動(dòng)態(tài)型和靜態(tài)型之間切換主鎖存器以驅(qū)動(dòng)觸發(fā)器電路。
(c-3)實(shí)施例29圖55A到55C是說明基于實(shí)施例29的觸發(fā)器電路的結(jié)構(gòu)的電路圖。圖55A所示的電路具有一個(gè)通過在圖53A所示的電路中增加一個(gè)提供替代第二時(shí)鐘信號(hào)T2的信號(hào)Ty的NOR門NORTy來獲得的結(jié)構(gòu)。NOR門NORTy提供有一個(gè)時(shí)鐘源信號(hào)Tx和一個(gè)第一時(shí)鐘信號(hào)T1。
在一個(gè)普通操作中，時(shí)鐘源信號(hào)Tx被設(shè)成低電平使得NOR門NORTy被用作一個(gè)非門。類似于圖9所示的電路，信號(hào)Ty具有加強(qiáng)第一時(shí)鐘信號(hào)T1相反的值，使得傳輸門S3根據(jù)傳輸門S1的導(dǎo)通/不導(dǎo)通而不導(dǎo)通/導(dǎo)通，并且該電路根據(jù)第一時(shí)鐘信號(hào)T1按照單相觸發(fā)型觸發(fā)器電路的方式進(jìn)行操作。在一個(gè)普通操作中，方式信號(hào)MODE被設(shè)成低電平以便向一個(gè)主鎖存器提供一個(gè)普通輸入信號(hào)DI，這樣一個(gè)從鎖存器也可以按動(dòng)態(tài)型進(jìn)行操作。
在掃描測(cè)試的移位操作中，設(shè)置時(shí)鐘源信號(hào)Tx以獲得雙相時(shí)鐘和第一時(shí)鐘信號(hào)T1之間的關(guān)系。在這種情況下，時(shí)鐘源信號(hào)Tx和第一時(shí)鐘信號(hào)T1分別被設(shè)置用作一個(gè)低電平使能信號(hào)(具有低電平時(shí)時(shí)鐘源信號(hào)Tx被激活)和一個(gè)高電平使能信號(hào)(具有高電平時(shí)第一時(shí)鐘信號(hào)T1被激活)。
圖56是說明時(shí)鐘源信號(hào)Tx和第一時(shí)鐘信號(hào)T1之間的關(guān)系的時(shí)序圖。時(shí)鐘源信號(hào)Tx和第一時(shí)鐘信號(hào)T1不同時(shí)被激活，即不存在一個(gè)時(shí)鐘源信號(hào)Tx處于低電平而第一時(shí)鐘信號(hào)T1處于高電平的狀態(tài)，這樣信號(hào)Ty就具有一個(gè)與時(shí)鐘源信號(hào)Tx相反的信號(hào)?？傊?，信號(hào)Ty被用作一個(gè)作為高電平使能信號(hào)的第二時(shí)鐘信號(hào)T2。
由于方式信號(hào)MODE在普通操作中與時(shí)鐘源信號(hào)Tx類似也被設(shè)成低電平，所以時(shí)鐘源信號(hào)Tx可以被用作方式信號(hào)MODE。在一個(gè)移位操作中，當(dāng)時(shí)鐘源信號(hào)Tx變成低電平而傳輸門S1未導(dǎo)通時(shí)，第一時(shí)鐘信號(hào)T1有必要處于低電平，這樣即使是在選擇器輸出普通輸入信號(hào)DI時(shí)主鎖存器的存儲(chǔ)內(nèi)容也不會(huì)受到影響。當(dāng)傳輸門S5不導(dǎo)通時(shí)，從鎖存器僅被用作動(dòng)態(tài)型，而雙相時(shí)鐘觸發(fā)器電路的實(shí)現(xiàn)未受限制。
這樣，沒有必要單獨(dú)提供一個(gè)提供方式信號(hào)MODE的線路，并且可以減少必要的區(qū)域。
圖55B是從功能上說明圖55A的電路的電路圖。在由方式信號(hào)MODE選擇動(dòng)態(tài)型或靜態(tài)型時(shí)主鎖存器ML的操作與第一時(shí)鐘信號(hào)T1同步，而從鎖存器SL的操作與信號(hào)Ty同步。
圖55C是說明通過串聯(lián)圖55A所示的電路而構(gòu)成的掃描路徑的電路圖。在移位操作中，即使造成了使得向各個(gè)觸發(fā)器電路提供第一時(shí)鐘信號(hào)T1和時(shí)鐘源信號(hào)Tx的時(shí)序彼此不同的漏極，也可以通過進(jìn)行雙相時(shí)鐘操作來禁止漏極對(duì)掃描路徑的操作產(chǎn)生不良影響。
(c-4)實(shí)施例30圖57A到57C是說明基于實(shí)施例30的觸發(fā)器電路的結(jié)構(gòu)的電路圖。實(shí)施例30與28之間的關(guān)系和實(shí)施例29與27之間的關(guān)系相同。
即，圖57A所示的電路具有一個(gè)通過在圖54所示的電路中增加一個(gè)提供替代時(shí)鐘信號(hào)T2的信號(hào)Ty的NOR門NORTy來獲得的結(jié)構(gòu)。NOR門NORTy提供有一個(gè)時(shí)鐘源信號(hào)Tx和一個(gè)第一時(shí)鐘信號(hào)T1。時(shí)鐘源信號(hào)Tx和第一時(shí)鐘信號(hào)T1的值與實(shí)施例29中的類似。
圖57B是從功能上說明圖57A的電路的電路圖。在由方式信號(hào)MODE選擇動(dòng)態(tài)型或靜態(tài)型時(shí)主鎖存器ML的操作與第一時(shí)鐘信號(hào)T1同步，而從鎖存器SL的操作與信號(hào)Ty同步。
(c-5)實(shí)施例31圖58A到58C是說明基于實(shí)施例31的觸發(fā)器電路的結(jié)構(gòu)的電路圖。圖58A說明了一個(gè)通過反轉(zhuǎn)圖58B所示的主鎖存器ML和從鎖存器SL的使能電平得到的結(jié)構(gòu)。在這種情況下，NAND門NANDTy提供有一個(gè)第二時(shí)鐘信號(hào)T2和一個(gè)時(shí)鐘源信號(hào)Tx并輸出一個(gè)信號(hào)Ty。當(dāng)?shù)诙r(shí)鐘信號(hào)T2處于低電平時(shí)該信號(hào)被激活(低電平使能)。
在一個(gè)普通操作中，時(shí)鐘源信號(hào)Tx被設(shè)成高電平，使得NAND門NANDTy被用作一個(gè)非門，這樣信號(hào)Ty具有一個(gè)與第二時(shí)鐘信號(hào)T2相反的值。均在出現(xiàn)低使能信號(hào)時(shí)進(jìn)行操作的主鎖存器ML和從鎖存器SL進(jìn)行彼此互逆的操作。即，類似于圖9所示的電路，電路根據(jù)第二時(shí)鐘信號(hào)T2按照單相邊沿觸發(fā)型觸發(fā)器電路的方式進(jìn)行操作。
在一個(gè)普通操作中，一個(gè)方式信號(hào)MODE被設(shè)成高電平以便為主閂鎖ML提供普通輸入信號(hào)DI，而從鎖存器按照靜態(tài)型進(jìn)行操作。
在掃描測(cè)試的移位操作中，設(shè)置時(shí)鐘源信號(hào)Tx以獲得雙相時(shí)鐘和第二時(shí)鐘信號(hào)T2之間的關(guān)系。在這種情況下，時(shí)鐘源信號(hào)Tx和第二時(shí)鐘信號(hào)T2分別被設(shè)置用作一個(gè)高電平使能信號(hào)和一個(gè)低電平使能信號(hào)。
圖59是說明時(shí)鐘源信號(hào)Tx和第二時(shí)鐘信號(hào)T2之間的關(guān)系的時(shí)序圖。時(shí)鐘源信號(hào)Tx和第二時(shí)鐘信號(hào)T2不同時(shí)被激活，即不存在一個(gè)時(shí)鐘源信號(hào)Tx處于高電平而第二時(shí)鐘信號(hào)T2處于低電平的狀態(tài)，這樣信號(hào)Ty就具有一個(gè)與時(shí)鐘源信號(hào)Tx相反的信號(hào)。即，信號(hào)Ty被用作一個(gè)作為低電平使能信號(hào)的第二時(shí)鐘信號(hào)T2。在本實(shí)施例中也能得到與實(shí)施例29類似的效果。
圖58B是說明通過串聯(lián)圖58A所示的觸發(fā)器電路來構(gòu)成的掃描路徑的電路圖。
圖58C是說明圖58A所示的觸發(fā)器電路的內(nèi)部結(jié)構(gòu)的電路圖。圖58C所示的主鎖存器的使能電平與圖55A所示的主鎖存器的使能電平相反，方向與非門INV51和INV52相反的非門INV61和INV62被提供來替代其中的非門，以便根據(jù)從外部接收的時(shí)鐘信號(hào)反轉(zhuǎn)傳輸門S1的開啟/關(guān)閉。被用作時(shí)鐘信號(hào)的信號(hào)Ty和時(shí)鐘信號(hào)T2分別被提供給非門INV61和INV62的輸入端。
(c-6)實(shí)施例32圖60A和60B是說明基于實(shí)施例32的觸發(fā)器電路的結(jié)構(gòu)的電路圖。實(shí)施例32和30之間的關(guān)系與實(shí)施例31和29之間的關(guān)系相同。
換言之，圖60A所示的電路具有一個(gè)通過反轉(zhuǎn)圖57B所示的主鎖存器ML和從鎖存器SL的使能電平來獲得的結(jié)構(gòu)。NOR門NORTy被NAND門NANDTy替代。
在圖60A所示的電路中，主鎖存器ML接收從NAND門NANDTy輸出的信號(hào)Ty和一個(gè)方式信號(hào)MODE。主鎖存器ML根據(jù)方式信號(hào)MODE在動(dòng)態(tài)型和靜態(tài)型之間切換操作。從鎖存器SL接收一個(gè)時(shí)鐘信號(hào)T2以進(jìn)行操作。
NAND門NANDTy提供有一個(gè)第二時(shí)鐘信號(hào)T2和一個(gè)時(shí)鐘源信號(hào)Tx并輸出信號(hào)Ty。第二時(shí)鐘信號(hào)T2和時(shí)鐘源信號(hào)Tx所具有的值與實(shí)施例31的類似。在一個(gè)普通操作中，電路根據(jù)第二時(shí)鐘信號(hào)T2按照單相邊沿觸發(fā)型觸發(fā)器電路的方式進(jìn)行操作。在掃描測(cè)試的移位操作中，信號(hào)Ty被用作一個(gè)作為高電平使能信號(hào)的第一時(shí)鐘信號(hào)T1。這樣，在本實(shí)施例中可以獲得與實(shí)施例29類似的效果。
圖60B是說明圖60A所示的觸發(fā)器電路的內(nèi)部結(jié)構(gòu)的電路圖。圖60B所示的主鎖存器的使能電平與圖57A所示的主鎖存器的使能電平相反，方向與非門INV51和INV52相反的非門INV61和INV62被提供來替代其中的非門，以便根據(jù)從外部接收的時(shí)鐘信號(hào)反轉(zhuǎn)傳輸門S1的開啟/關(guān)閉。被用作時(shí)鐘信號(hào)的信號(hào)Ty和時(shí)鐘信號(hào)T2分別被提供給非門INV61和INV62的輸入端。
(c-7)實(shí)施例33圖61是說明基于實(shí)施例33的觸發(fā)器電路的結(jié)構(gòu)的電路圖。選擇器SELM根據(jù)方式信號(hào)MODE處于低電平或高電平有選擇地輸出第一普通輸入信號(hào)DI1或掃描測(cè)試信號(hào)SI。主鎖存器ML接收選擇器SELM的輸出并輸出第一輸出信號(hào)Q1及其反轉(zhuǎn)信號(hào)Q1B。選擇器SELS根據(jù)方式信號(hào)MODE處于低電平或高電平有選擇地輸出第二普通輸入信號(hào)DI2或第一輸出信號(hào)Q1。從鎖存器接收選擇器SELS的輸出并輸出輸出第二輸出信號(hào)Q2及其反轉(zhuǎn)信號(hào)Q2B。第二輸出信號(hào)Q2被用作掃描輸出信號(hào)SO。主鎖存器ML和從鎖存器SL根據(jù)實(shí)施例27所示的第一和第二時(shí)鐘信號(hào)T1，T2進(jìn)行操作。
圖62是說明通過串聯(lián)圖61所示的觸發(fā)器電路來構(gòu)成的掃描路徑SP的電路圖。這個(gè)掃描路徑SP從第一邏輯電路LOGIC1接收第一普通輸出信號(hào)DI1并向第二邏輯電路LOGIC2輸出第一輸出信號(hào)Q1及其反轉(zhuǎn)信號(hào)Q1B。掃描路徑還從第二邏輯電路LOGIC2接收第二普通輸出信號(hào)DI2并向第一邏輯電路LOGIC1輸出第二輸出信號(hào)Q2及其反轉(zhuǎn)信號(hào)Q2B。
第一邏輯電路LOGIC1和第二邏輯電路LOGIC2被獨(dú)立測(cè)試。在各觸發(fā)器電路進(jìn)行下述操作。
為了測(cè)試第一邏輯電路LOGIC1，方式信號(hào)MODE被設(shè)成高電平，掃描測(cè)試信號(hào)SI通過選擇器SELM被提供給從鎖存器SL，主鎖存器ML和選擇器SELS，而第二輸出信號(hào)Q2及其反轉(zhuǎn)信號(hào)Q2B被加以設(shè)置以進(jìn)行移位操作。然后方式信號(hào)MODE被設(shè)低電平，根據(jù)第一普通輸入信號(hào)DI1收對(duì)應(yīng)于第二輸出信號(hào)Q2及其反轉(zhuǎn)信號(hào)Q2B的第一邏輯電路LOGIC1的輸出并修改第一輸出信號(hào)Q1的值。而且，方式信號(hào)MODE被設(shè)成高電平以進(jìn)行一個(gè)移位操作，第一輸出信號(hào)Q1被選擇器SELS選定，而根據(jù)第一邏輯電路LOGIC1的測(cè)試結(jié)果對(duì)第二輸出信號(hào)Q2加以修改。
為了測(cè)試第二邏輯電路LOGIC2，方式信號(hào)MODE被設(shè)成高電平以進(jìn)行一個(gè)移位操作，掃描測(cè)試信號(hào)SI通過選擇器SELM被提供給主鎖存器ML，而第一輸出信號(hào)Q1及其反轉(zhuǎn)信號(hào)Q1B被加以設(shè)置。然后方式信號(hào)MODE被設(shè)低電平，根據(jù)第二普通輸入信號(hào)DI2接收對(duì)應(yīng)于第一輸出信號(hào)Q1及其反轉(zhuǎn)信號(hào)Q1B的第二邏輯電路LOGIC2的輸出并修改第二輸出信號(hào)Q2的值。而且，方式信號(hào)MODE被設(shè)成高電平以進(jìn)行一個(gè)移位操作，而根據(jù)第二邏輯電路LOGIC2的測(cè)試結(jié)果通過其選擇器SELM把掃描輸出信號(hào)SO發(fā)送給后續(xù)觸發(fā)器電路段的主鎖存器。
當(dāng)構(gòu)成單個(gè)掃描路徑SP時(shí)，可以通過使用圖61所示的觸發(fā)器電路來測(cè)試兩個(gè)邏輯電路。在一個(gè)普通操作中，通過把方式信號(hào)MODE設(shè)成低電平利用作為半鎖存器的主鎖存器ML和從鎖存器SL可以實(shí)現(xiàn)從第一邏輯電路LOGIC1向第二邏輯電路LOGIC2的信號(hào)傳輸。
(c-8)實(shí)施例34圖63是說明基于實(shí)施例34的觸發(fā)器電路的結(jié)構(gòu)的電路圖。通過向圖61所示的結(jié)構(gòu)中的主鎖存器ML和從鎖存器SL提供方式信號(hào)MODE可以獲得圖63所示的結(jié)構(gòu)。主鎖存器ML和從鎖存器SL根據(jù)方式信號(hào)MODE在動(dòng)態(tài)型和靜態(tài)型之間切換操作。
圖64是說明圖63所示的主鎖存器ML和從鎖存器SL的結(jié)構(gòu)的電路圖。
圖64所示的選擇器SELM和主鎖存器與圖13所示的選擇器SEL1和主鎖存器結(jié)構(gòu)相同?？傊瑘D64的選擇器SELM，PMOS晶體管P1M，P2M和P5M，NMOS晶體管N1M，N2M和N5M以及非門INV1M，INV2M和INV5M對(duì)應(yīng)于圖13的選擇器SEL1，PMOS晶體管P1，P2和P5，NMOS晶體管N1，N2和N5以及非門INV1，INV2和INV5。
圖64所示的選擇器SELS和從鎖存器與圖13所示的選擇器SEL1和從鎖存器結(jié)構(gòu)相同?？傊?，圖64的選擇器SELS，PMOS晶體管P1S，P2S和P5S，NMOS晶體管N1S，N2S和N5S以及非門INV1S，INV2S和INV5S對(duì)應(yīng)于圖13的選擇器SEL1，PMOS晶體管P1，P2和P5，NMOS晶體管N1，N2和N5以及非門INV1，INV2和INV5。
選擇器SELM和SELS的操作由方式信號(hào)MODE控制，而主閂鎖和從鎖存器的操作在動(dòng)態(tài)型和靜態(tài)型之間切換。更具體地講，主鎖存器和從鎖存器在普通操作中均按動(dòng)態(tài)型進(jìn)行操作，而在移位操作中或在處于停止時(shí)鐘的休眠(sleep)方式時(shí)則按靜態(tài)型進(jìn)行操作。
反轉(zhuǎn)信號(hào)Q1B和Q2B分別可以從非門INV2M和INV2S的輸出端得到。
(c-9)實(shí)施例35圖65是說明基于實(shí)施例35的觸發(fā)器電路的結(jié)構(gòu)的電路圖。通過向圖61所示的結(jié)構(gòu)中的主鎖存器ML提供方式信號(hào)MODE可以獲得圖65所示的結(jié)構(gòu)。主鎖存器ML根據(jù)方式信號(hào)MODE在動(dòng)態(tài)型和靜態(tài)型之間切換操作。
圖66是說明圖65所示的主鎖存器ML和從鎖存器SL的結(jié)構(gòu)的電路圖。該電路具有一個(gè)通過用一個(gè)動(dòng)態(tài)從鎖存器替代圖64所示的結(jié)構(gòu)中的主鎖存器而獲得的結(jié)構(gòu)。
圖66所示的選擇器SELS和從鎖存器與圖9所示的選擇器SEL1和主鎖存器結(jié)構(gòu)相同。即，圖66的選擇器SELS，PMOS晶體管P1S，NMOS晶體管N1S，以及非門INV1S和INV5S對(duì)應(yīng)于圖9的選擇器SEL1，PMOS晶體管P1，NMOS晶體管N1以及非門INV1和INV5。
選擇器SELM和SELS的操作由方式信號(hào)MODE控制，而主閂鎖和從鎖存器的操作在動(dòng)態(tài)型和靜態(tài)型之間切換。更具體地講，主鎖存器和從鎖存器在普通操作中均按動(dòng)態(tài)型進(jìn)行操作，而主鎖存器在移位操作中或在處于停止時(shí)鐘的休眠方式時(shí)則按靜態(tài)型進(jìn)行操作。
反轉(zhuǎn)信號(hào)Q1B和Q2B分別可以從非門INV2M的一個(gè)輸出端和非門INV1S的一個(gè)輸入端得到。
(c-10)實(shí)施例36圖67是說明基于實(shí)施例36的結(jié)構(gòu)的電路圖。圖67所示的電路具有一個(gè)可以通過向圖20A所示的電路增加一個(gè)提供方式信號(hào)MODE和時(shí)鐘信號(hào)T的邏輯電路LC2來獲得的結(jié)構(gòu)。這里可以省略構(gòu)成一個(gè)選擇器的傳輸門S10和S11。
在邏輯電路LC2中輸入一個(gè)保持信號(hào)HOLD和一個(gè)時(shí)鐘源信號(hào)TB。邏輯電路LC2由一個(gè)反向邊沿觸發(fā)型觸發(fā)器電路FF1，一個(gè)正向邊沿觸發(fā)型觸發(fā)器電路FF2，一個(gè)非門INVH1，一個(gè)雙輸入NAND門NANDTB和一個(gè)雙輸入AND門ANDM構(gòu)成。
觸發(fā)器電路FF1在時(shí)鐘源信號(hào)TB的下降沿構(gòu)成保持信號(hào)HOLD。在時(shí)鐘源信號(hào)TB的上升沿構(gòu)成觸發(fā)器電路FF1的輸出H1。觸發(fā)器電路FF1和觸發(fā)器電路FF2的輸出H1和H2被提供給AND門ANDM，以便根據(jù)其中的邏輯結(jié)果構(gòu)成方式信號(hào)MODE。
非門INVH1反轉(zhuǎn)輸出H1并輸出反轉(zhuǎn)信號(hào)H1B，該信號(hào)和時(shí)鐘源信號(hào)TB被提供給NAND門NANDTB以便能夠根據(jù)其中的邏輯結(jié)果的反轉(zhuǎn)信號(hào)構(gòu)成一個(gè)時(shí)鐘信號(hào)。
圖68是說明圖67所示的信號(hào)的波形的時(shí)序圖。在時(shí)鐘周期#0的時(shí)鐘源信號(hào)TB的下降沿構(gòu)成保持信號(hào)HOLD，輸出H1電平提高，而其反轉(zhuǎn)信號(hào)H1B電平下降。在構(gòu)成時(shí)鐘周期#0和時(shí)鐘周期#1之間的邊界的時(shí)鐘源信號(hào)TB的上升沿處輸出H2的電平提高。這樣方式信號(hào)MODE的電平也提高。
另外，信號(hào)H1B保持高電平直到輸出H1電平提高，這樣NAND門NANDTB被用作一個(gè)非門并根據(jù)時(shí)鐘源信號(hào)TB的一個(gè)反轉(zhuǎn)信號(hào)來獲得時(shí)鐘信號(hào)T。然后信號(hào)H1B變?yōu)榈碗娖?，這樣時(shí)鐘信號(hào)T被保持在高電平上。
在時(shí)鐘周期#2中，在時(shí)鐘周期#2的時(shí)鐘源信號(hào)TB下降之前向輸出H1發(fā)送保持信號(hào)HOLD從高電平到低電平的轉(zhuǎn)換。然后信號(hào)H1B變?yōu)楦唠娖健４藭r(shí)輸出H2處于高電平，這樣AND門ANDM根據(jù)方式信號(hào)MODE從高電平到低電平的轉(zhuǎn)換發(fā)送輸出H1從高電平到低電平的轉(zhuǎn)換。當(dāng)處于時(shí)鐘周期#2和時(shí)鐘周期#3之間的邊界上的時(shí)鐘源信號(hào)TB電平提高時(shí)時(shí)鐘信號(hào)的電平下降。
如上所述，當(dāng)至少方式信號(hào)處于高電平時(shí)，時(shí)鐘信號(hào)T有必要提高電平。因而當(dāng)傳輸門S5關(guān)閉時(shí)傳輸門S4有必要關(guān)閉。
這樣，通過把保持信號(hào)HOLD轉(zhuǎn)換到高電平從鎖存器被切換到靜態(tài)型而時(shí)鐘信號(hào)T被固定到一個(gè)高電平上，因而可以避免由信號(hào)沖突(競(jìng)爭(zhēng))導(dǎo)致的功耗增加。
邏輯電路LC2可以被多個(gè)觸發(fā)器電路共享。
(c-11)實(shí)施例37圖69是說明基于實(shí)施例37的結(jié)構(gòu)的電路圖。圖69所示的電路具有一個(gè)可以通過向圖20A所示的電路增加一個(gè)提供方式信號(hào)MODE和時(shí)鐘信號(hào)T的邏輯電路LC3來獲得的結(jié)構(gòu)。
在邏輯電路LC3中輸入一個(gè)保持信號(hào)HOLD，一個(gè)時(shí)鐘源信號(hào)TB，一個(gè)測(cè)試方式信號(hào)TMB和一個(gè)信號(hào)SM。邏輯電路LC3具有一個(gè)可以通過向圖67所示的電路增加一個(gè)選擇器SELC并用一個(gè)NAND門NANDH1替代非門INVH1來獲得的結(jié)構(gòu)。
類似于非門INVH1，NAND門NANDH1的一個(gè)輸入端輸入一個(gè)輸出H1，而其它輸入端則輸入測(cè)試方式信號(hào)TMB。選擇器SELC根據(jù)變成高電平或低電平的測(cè)試方式信號(hào)TMB把一個(gè)AND門ANDM的一個(gè)輸出或一個(gè)信號(hào)SM當(dāng)作方式信號(hào)MODE來輸出。
在一個(gè)普通操作中，測(cè)試方式信號(hào)被設(shè)成高電平。選擇器SELC當(dāng)NAND門NANDH1被用作一個(gè)非門時(shí)選擇AND門ANDM的輸出作為方式信號(hào)MODE，而電路進(jìn)行一個(gè)與圖67所示的電路類似的操作?？傊?，信號(hào)SM不對(duì)普通操作產(chǎn)生影響。
當(dāng)通過把方式信號(hào)MODE設(shè)置成高電平使得傳輸門S11導(dǎo)通并向從鎖存器發(fā)送掃描測(cè)試信號(hào)SI時(shí)，一個(gè)時(shí)鐘信號(hào)T在方式信號(hào)MODE處于高電平時(shí)有必要處于高電平，這樣傳輸門S3被關(guān)閉并且不禁止處于靜態(tài)型的從鎖存器的存儲(chǔ)內(nèi)容。
在一個(gè)測(cè)試操作中，測(cè)試方式信號(hào)TMB被設(shè)成低電平。選擇器SELC把信號(hào)SM當(dāng)作方式信號(hào)MODE輸出，而時(shí)鐘信號(hào)T具有一個(gè)與時(shí)鐘源信號(hào)TB相反的值。即，保持信號(hào)HOLD的值與測(cè)試操作無關(guān)。
圖70是說明在移位操作中圖69所示的信號(hào)的波形的時(shí)序圖。如圖70所示，信號(hào)SM被用作方式信號(hào)MODE，該信號(hào)可被用來在掃描觸發(fā)器電路中控制在一個(gè)普通輸入信號(hào)DI和一個(gè)掃描測(cè)試信號(hào)SI之間的切換，這種切換通常在掃描測(cè)試中進(jìn)行。
D.針對(duì)RAM的應(yīng)用本發(fā)明可被用來實(shí)現(xiàn)一個(gè)RAM，該RAM進(jìn)行與時(shí)鐘信號(hào)同步和異步的寫讀操作。
圖71是說明進(jìn)行同步和異步讀寫操作的RAM的結(jié)構(gòu)的模塊圖。一個(gè)RAM核心501包括一個(gè)接收寫讀地址的地址輸入端A，一個(gè)接收寫數(shù)據(jù)的數(shù)據(jù)輸入端DI，一個(gè)輸出讀數(shù)據(jù)的數(shù)據(jù)端DO和一個(gè)接收寫使能信號(hào)的寫使能端WE。
選擇器503具有直接和通過觸發(fā)器403接收地址XA的“0”和“1”輸入端，而其輸出被提供給RAM核心501的地址輸入端A。根據(jù)從觸發(fā)器401輸出的選擇信號(hào)S的值(“0”或“1”)來確定那一個(gè)被提供給“0”和“1”輸入端的信號(hào)被輸出。觸發(fā)器401被提供了一個(gè)寫使能初始信號(hào)XWE。當(dāng)被在一個(gè)寫脈沖產(chǎn)生控制電路502中輸入時(shí)，通過觸發(fā)器401的寫使能初始信號(hào)XWE被用作一個(gè)控制信號(hào)S。寫脈沖產(chǎn)生控制電路502根據(jù)時(shí)鐘信號(hào)CLK和控制信號(hào)S向?qū)懯鼓芏薟E提供寫使能信號(hào)。
另外，觸發(fā)器402輸入寫數(shù)據(jù)XDI，而輸出被提供給RAM核心501的數(shù)據(jù)輸入端DI。觸發(fā)器401到403被同樣的時(shí)鐘信號(hào)CLK控制以進(jìn)行與時(shí)鐘信號(hào)CLK同步的輸出操作。
在這樣的結(jié)構(gòu)中，寫使能初始信號(hào)XWE在進(jìn)行寫操作時(shí)變成“1”，以便從觸發(fā)器401輸出的控制信號(hào)S控制選擇器503輸出被提供給“1”輸入端的信號(hào)。因而，一個(gè)寫地址可以被提供成在觸發(fā)器403中被輸入的地址XA。由于觸發(fā)器403的功能，寫地址與時(shí)鐘信號(hào)CLK同步到達(dá)地址輸入端A。在這種情況下，寫使能信號(hào)也變成“1”以便在RAM核心501上進(jìn)行寫操作。
在進(jìn)行讀操作的情況下，寫使能初始信號(hào)XWE變成“0”，以便從觸發(fā)器401輸出的控制信號(hào)S控制選擇器503輸出被提供給“0”輸入端的信號(hào)。因而，一個(gè)讀地址可以被提供成地址XA。由于不通過觸發(fā)器403，讀地址與時(shí)鐘信號(hào)CLK同步到達(dá)地址輸入端A。在這種情況下，在RAM核心501上進(jìn)行讀操作而不是寫操作。
如上所述，圖71所示的結(jié)構(gòu)的RAM可以異步和同步地分別進(jìn)行讀寫操作。當(dāng)在讀操作后進(jìn)行寫操作時(shí)，由于每個(gè)寫地址和讀地址均被看作地址XA，有必要提供一個(gè)同步寫操作和時(shí)鐘信號(hào)的空周期。
圖72是說明當(dāng)在圖71所示的RAM中進(jìn)行從讀操作到寫操作的切換時(shí)的時(shí)鐘信號(hào)CLK，寫使能初始信號(hào)XWE，控制信號(hào)S，在寫使能端WE的值，地址XA，在數(shù)據(jù)端讀出的值，在地址輸入端A的值，寫數(shù)據(jù)XDI的值和在數(shù)據(jù)輸入端DI的值的時(shí)序圖。
首先，寫使能初始信號(hào)XWE在時(shí)鐘信號(hào)CLK的上升沿電平下降(對(duì)應(yīng)于“0”)，這樣在對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的一個(gè)周期(讀周期)的后續(xù)周期中進(jìn)行讀操作。換言之，當(dāng)甚至是以與時(shí)鐘信號(hào)CLK不同步的方式在這個(gè)讀周期中把讀地址RA提供成地址XA時(shí)，在從RAM核心501讀取數(shù)據(jù)的一段延遲后獲得讀取的數(shù)據(jù)RD。
但存在這樣的情況，即在接著讀周期的周期中不能馬上寫入。這是由于需要一個(gè)周期以便在地址XA中的時(shí)鐘信號(hào)CLK的上升沿處準(zhǔn)備一個(gè)寫地址WA，之所以這樣是因?yàn)橐院蜁r(shí)鐘信號(hào)CLK不同步的方式提供地址RA。
在圖72所示的情況中，寫使能初始信號(hào)XWE必須在時(shí)鐘信號(hào)CLK的上升沿和讀周期的終點(diǎn)(在空周期的起點(diǎn))變成低電平。在這個(gè)空周期中地址XA必須從讀地址RA變?yōu)閷懙刂稺A。
在寫地址WA被提供成地址XA后，寫使能初始信號(hào)XWE在時(shí)鐘信號(hào)CLK的上升沿變?yōu)楦唠娖?對(duì)應(yīng)于“1”)，以便進(jìn)行寫操作(寫周期)。
圖71所示的RAM必須被提供一個(gè)空周期，因而其操作是冗余的。
(d-1)實(shí)施例38圖73是說明本發(fā)明的實(shí)施例38的結(jié)構(gòu)的模塊圖。通過觸發(fā)器401一個(gè)寫使能初始信號(hào)XWE被提供給一個(gè)寫脈沖產(chǎn)生控制電路502，以便寫脈沖產(chǎn)生控制電路502根據(jù)寫使能初始信號(hào)XWE和一個(gè)時(shí)鐘信號(hào)CLK輸出一個(gè)寫使能信號(hào)。
通過觸發(fā)器403一個(gè)讀地址XRA被提供給選擇器503的“0”輸入端，而一個(gè)寫地址XWA可以被提供給選擇器503的一人上“1”輸入端。換言之，在本實(shí)施中以獨(dú)立于寫地址XWA的方式提供讀地址XRA。
時(shí)鐘信號(hào)CLK控制觸發(fā)器401到403的操作。選擇器503根據(jù)控制信號(hào)S的值輸出其“0”或“1”輸入端的值，該值是從觸發(fā)器401輸出的，其取值可以是“0”或“1”。
RAM核心501具有一個(gè)接收選擇器503的輸出的地址輸入端A，一個(gè)接收寫使能信號(hào)的寫使能端WE，一個(gè)接收寫數(shù)據(jù)的數(shù)據(jù)輸入端DI和一個(gè)輸出讀取的數(shù)據(jù)的數(shù)據(jù)端DO。
圖74是說明當(dāng)在圖73所示的RAM中進(jìn)行從讀操作到寫操作的切換時(shí)的時(shí)鐘信號(hào)CLK，寫使能初始信號(hào)XWE，控制信號(hào)S，在寫使能端WE的值，寫地址XA，讀地址XRA，在數(shù)據(jù)端DO讀出的值，在地址輸入端A的值，寫數(shù)據(jù)XDI的值和在數(shù)據(jù)輸入端DI的值的時(shí)序圖。
在本實(shí)施例中，與具有圖71所示的結(jié)構(gòu)的RAM類似，可以異步和同步地分別進(jìn)行讀寫操作，而且可以同時(shí)彼此獨(dú)立地設(shè)置寫地址XWA和讀地址XRA。即使讀地址XRA在讀周期中具有一個(gè)值RA，同時(shí)也可以在把以后在寫周期使用的寫地址XWA的值設(shè)置成WA。因而，類似于具有圖71所示的結(jié)構(gòu)的RAM，沒有必要提供一個(gè)把地址從讀地址重新設(shè)置為寫地址的空周期。這樣就不需要冗余操作周期并可以加快讀/寫操作。
(d-2)實(shí)施例39圖75是說明本發(fā)明的實(shí)施例39的結(jié)構(gòu)的模塊圖。與根據(jù)實(shí)施例38在圖73中說明的結(jié)構(gòu)相比，觸發(fā)器402和403分別被掃描觸發(fā)器405和404替代并增加了一個(gè)OR電路601。在OR電路601中輸入觸發(fā)器401的一個(gè)輸出和一個(gè)測(cè)試信號(hào)TM，以便這些信號(hào)的邏輯OR被用作控制信號(hào)S。
首先，掃描觸發(fā)器404以掃描方式進(jìn)行操作并存儲(chǔ)一個(gè)掃描測(cè)試信號(hào)以便通過表示為掃描輸入SIA和掃描輸出SOA的掃描路徑發(fā)送一個(gè)地址。類似地，掃描觸發(fā)器405以掃描方式進(jìn)行操作并存儲(chǔ)一個(gè)掃描測(cè)試信號(hào)以便通過表示為掃描輸入SID和掃描輸出SOD的掃描路徑發(fā)送數(shù)據(jù)。
此后，掃描觸發(fā)器404和405以和時(shí)鐘信號(hào)CLK同步的方式輸出其存儲(chǔ)的數(shù)據(jù)。此時(shí)，掃描測(cè)試信號(hào)TM被設(shè)成“1”并被激活，這樣控制信號(hào)S成為“1”而存儲(chǔ)在掃描觸發(fā)器404中的地址掃描測(cè)試信號(hào)被提供給一個(gè)地址輸入端A。存儲(chǔ)在掃描觸發(fā)器405中的數(shù)據(jù)掃描測(cè)試信號(hào)以和時(shí)鐘信號(hào)CLK同步的方式被提供給數(shù)據(jù)輸入端DI。這樣，掃描測(cè)試信號(hào)可被提供給RAM核心501，以便能夠測(cè)試RAM核心501。
當(dāng)測(cè)試信號(hào)TM為“0”并在掃描觸發(fā)器404和405進(jìn)行普通操作的方式下未被激活時(shí)，控制信號(hào)S在寫使能信號(hào)XWE被設(shè)成“1”時(shí)取值為“1”，這樣可以進(jìn)行一個(gè)與圖73所示的電路類似的操作。
在本實(shí)施例中，把掃描測(cè)試信號(hào)用作被提供給地址輸入端A的地址的思想不僅可被用于寫地址，還可被 用于讀地址?？傊?，在寫操作和讀操作中均可以測(cè)試RAM核心501。
考慮這樣的功能特征，顯然具有圖71所示的結(jié)構(gòu)的RAM可以采用這樣的結(jié)構(gòu)，即觸發(fā)器402和403分別被掃描觸發(fā)器404和405替代，增加OR電路601，在OR電路601中輸入觸發(fā)器401的輸出和一個(gè)測(cè)試信號(hào)TM以便這些元素的邏輯OR被用作控制信號(hào)S。總之，當(dāng)連接圖75中虛線表示的部分并把讀地址XRA和寫地址XWA集中提供成地址XA時(shí)，可以有效地測(cè)試RAM501的讀寫操作。
(d-3)實(shí)施例40圖76是說明本發(fā)明的實(shí)施例40的結(jié)構(gòu)的模塊圖。與根據(jù)實(shí)施例39在圖75中說明的結(jié)構(gòu)相比，觸發(fā)器404和選擇器503分別被掃描觸發(fā)器700到702替代。與圖73和75不同，在圖76中按位說明地址。圖76說明了這樣的情況，即RAM核心501具有3位地址而寫地址XWA，讀地址XRA和地址輸入端A被分別說明成XWA0到XWA2，XRA0到XRA2和A0到A2。
圖48A或52所示的結(jié)構(gòu)可被用于掃描觸發(fā)器700到702。在掃描觸發(fā)器702中，寫地址XWA2，讀地址XRA2，時(shí)鐘信號(hào)CLK和控制信號(hào)S分別被輸入成普通輸入信號(hào)DI，異步發(fā)送信號(hào)DI2，時(shí)鐘源信號(hào)TB和旁路信號(hào)BYPB。這也適用于其余的掃描觸發(fā)器700和701。掃描觸發(fā)器700到702定義了一個(gè)掃描路徑。
在一個(gè)寫操作中，控制信號(hào)S為“1”，低電平激活的旁路信號(hào)BYPB未被激活，而旁路電路BYPC不向非門INV3的一個(gè)輸入端發(fā)送讀地址XRAi(i＝0，1，2)。通過主鎖存器和從鎖存器寫地址XWAi被發(fā)送給非門INV3的一個(gè)輸出端。由于控制信號(hào)S為“1”，則以和時(shí)鐘信號(hào)T同步的方式進(jìn)行這種發(fā)送，盡管邏輯是反轉(zhuǎn)的，但時(shí)鐘信號(hào)T與時(shí)鐘信號(hào)CLK同步，這樣可以用和時(shí)鐘信號(hào)CLK同步的方式進(jìn)行寫操作。
在一個(gè)讀操作中，控制信號(hào)S為“0”，而旁路信號(hào)BYPB被激活，這樣旁路電路BYPC向非門INV3的一個(gè)輸入端發(fā)送讀地址XRAi。NAND門NANDTB把時(shí)鐘信號(hào)固定在高電平，因而無論時(shí)鐘信號(hào)CLK的操作怎樣都不通過從鎖存器發(fā)送寫地址。這樣可以用和時(shí)鐘信號(hào)CLK異步的方式進(jìn)行讀操作。
當(dāng)方式信號(hào)MODE被變成高電平并且掃描測(cè)試數(shù)據(jù)被提供給主鎖存器時(shí)，控制信號(hào)S在測(cè)試信號(hào)T M為“1”時(shí)也變成“1”，這樣可以通過主鎖存器和從鎖存器以和時(shí)鐘信號(hào)CLK異步的方式發(fā)送掃描測(cè)試數(shù)據(jù)。
如上所述，主鎖存器和從鎖存器中的一個(gè)在掃描測(cè)試數(shù)據(jù)被發(fā)送時(shí)以動(dòng)態(tài)方式操作，而另一個(gè)以靜態(tài)方式操作，并且在發(fā)送信號(hào)DI時(shí)以動(dòng)態(tài)方式操作，這樣在前面的情況下可以避免在觸發(fā)器電路的源極電流測(cè)試中的誤判并在后者的情況下可以加快觸發(fā)器電路的操作。
E.實(shí)施例的改進(jìn)在實(shí)施例1到15中，構(gòu)成觸發(fā)器電路的一個(gè)半鎖存器的操作被帶入動(dòng)態(tài)狀態(tài)而另一個(gè)則處于動(dòng)態(tài)或靜態(tài)狀態(tài)。處于靜態(tài)狀態(tài)的半鎖存器的一個(gè)存儲(chǔ)環(huán)路具有一個(gè)CMOS結(jié)構(gòu)。
在不構(gòu)成存儲(chǔ)環(huán)路的傳輸門中，可以省略構(gòu)成存儲(chǔ)環(huán)路的PMOS和NMOS晶體管中的一個(gè)。在圖21A所的電路中，可以省略傳輸門S1的PMOS晶體管P1。在這種情況下，也可以省略PMOS晶體管P10和P11。NMOS晶體管N1也可被省略。在這種情況下，NMOS晶體管N10和N11也可被省略。
但在傳輸門S3中，最好不要省略晶體管。這是由于只有傳輸門S3的第二端與非門INV3相連而在這個(gè)部分中電位在高電平和低電平之間波動(dòng)。
現(xiàn)在已詳細(xì)地說明并描述了本發(fā)明，但上述描述只是說明性的，并未加以限制。應(yīng)當(dāng)理解在不偏離本發(fā)明的范圍的前提下可以導(dǎo)出許多改進(jìn)和變化。
權(quán)利要求
1.一個(gè)由第一和第二半鎖存器的串聯(lián)構(gòu)成并包括輸入和輸出終端的觸發(fā)器電路，其中(a)上述第一半鎖存器是動(dòng)態(tài)型的，(b)上述第二半鎖存器提供有(b-1)一個(gè)第一開關(guān)，其中該開關(guān)包括一個(gè)與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)與上述輸出終端相連的輸出端，而該開關(guān)的開啟/關(guān)閉由一個(gè)時(shí)鐘信號(hào)控制，(b-2)一個(gè)第一非門，其中該非門包括一個(gè)與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)與上述輸出終端相連的輸出端，(b-3)一個(gè)第二非門，(b-4)一個(gè)其開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反的第二開關(guān)，(b-5)一個(gè)其開啟/關(guān)閉被一個(gè)方式信號(hào)控制的第三開關(guān)，上述第二非門和上述第二，第三開關(guān)在上述非門的輸出和輸入端之間彼此串聯(lián)，當(dāng)上述第二和第三開關(guān)導(dǎo)通時(shí)上述第二非門以反向并聯(lián)方式與上述第一非門相連。
2.一個(gè)如權(quán)利要求1所述的觸發(fā)器電路，其中上述第一和第二半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端通過上述第一半鎖存器與上述輸入終端間接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第二非門與上述輸出終端間接或直接相連。
3.一個(gè)如權(quán)利要求2所述的觸發(fā)器電路，其中上述第一半鎖存器提供有(a-1)一個(gè)包括一個(gè)輸入端和一個(gè)輸出端的開關(guān)，其中該輸入端與上述輸入終端相連而該輸出端與上述第二半鎖存器的第一開關(guān)的上述輸入端相連，該開關(guān)的開啟/關(guān)閉與上述第二半鎖存器的第一開關(guān)的開啟/關(guān)閉相反。
4.一個(gè)如權(quán)利要求3所述的觸發(fā)器電路，其中上述第一半鎖存器的上述開關(guān)由一個(gè)傳輸門構(gòu)成。
5.一個(gè)如權(quán)利要求3所述的觸發(fā)器電路，其中上述第一半鎖存器的上述開關(guān)還包括(a-1-1)一個(gè)第一導(dǎo)通型第一MOS晶體管，包括一個(gè)與上述輸入終端相連的柵極，一個(gè)與上述第一半鎖存器的上述開關(guān)的上述輸出端相連的漏極和一個(gè)源極，(a-1-2)一個(gè)第二導(dǎo)通型第二MOS晶體管，包括一個(gè)與上述輸入終端相連的柵極，一個(gè)與上述第一半鎖存器的上述開關(guān)的上述輸出端相連的漏極和一個(gè)源極，(a-1-3)一個(gè)在上述第一MOS晶體管的上述源極和提供對(duì)應(yīng)于二元邏輯之一的第一電位的第一電位點(diǎn)之間相連的第一切換單元，(a-1-4)一個(gè)在上述第二MOS晶體管的上述源極和提供對(duì)應(yīng)于二元邏輯的另一個(gè)的第二電位的第二電位點(diǎn)之間相連的第二切換單元，上述第一和第二切換單元根據(jù)上述時(shí)鐘信號(hào)同時(shí)被開啟/關(guān)閉。
6.一個(gè)如權(quán)利要求2所述的觸發(fā)器電路，其中上述第二半鎖存器的上述第一開關(guān)包括一個(gè)第一NMOS和PMOS晶體管，上述第一半鎖存器提供有(a-1)一個(gè)包括一個(gè)與上述輸入終端相連的輸入端和一個(gè)輸出端的開關(guān)，該開關(guān)的開啟/關(guān)閉與上述第二半鎖存器的上述第一開關(guān)的開啟/關(guān)閉相反，(a-2)一個(gè)同在上述第二半鎖存器的上述第一非門的上述輸入端和提供對(duì)應(yīng)于二元邏輯之一的第一電位的第一電位點(diǎn)之間的上述第一PMOS晶體管串聯(lián)的第二PMOS晶體管，(a-3)一個(gè)與在上述第二半鎖存器的上述第一非門的上述輸入端和提供對(duì)應(yīng)于二元邏輯的另一個(gè)的第二電位的第二電位點(diǎn)之間的上述第一NMOS晶體管串聯(lián)的第二NMOS晶體管，上述第二NMOS和PMOS晶體管的門與上述第一半鎖存器的上述開關(guān)的上述輸出端共連。
7.一個(gè)如權(quán)利要求1所述的觸發(fā)器電路，其中上述第二和第一半鎖存器分別被用作主鎖存器和從鎖存器，上述第二半鎖存器的上述第一開關(guān)的上述輸入端與上述輸入終端直接相連，上述第二半鎖存器的上述第一非門的上述輸入端通過上述第一半鎖存器與上述輸出終端間接相連。
8.一個(gè)如權(quán)利要求7所述的觸發(fā)器電路，其中上述第二半鎖存器的第一開關(guān)由一個(gè)傳輸門構(gòu)成。
9.一個(gè)如權(quán)利要求7所述的觸發(fā)器電路，其中上述第二半鎖存器的上述第一開關(guān)還包括(b-1-1)一個(gè)包括一個(gè)與上述輸入終端相連的柵極，一個(gè)與上述第二半鎖存器的第一開關(guān)的上述輸出端相連的漏極和一個(gè)源極的第一導(dǎo)通型第一MOS晶體管，(b-1-2)一個(gè)包括一個(gè)與上述輸入終端相連的門，一個(gè)與上述第二半鎖存器的第一開關(guān)的上述輸出端相連的漏極和一個(gè)源極的第二導(dǎo)通型第二MOS晶體管，(b-1-3)一個(gè)在上述第一MOS晶體管的上述源極和提供對(duì)應(yīng)于二元邏輯之一的一個(gè)第一電位的一個(gè)第一電位點(diǎn)之間相連的第一切換單元，(b-1-4)一個(gè)在上述第二MOS晶體管的上述源極和提供對(duì)應(yīng)于二元邏輯的另一個(gè)的一個(gè)第二電位的一個(gè)第二電位點(diǎn)之間相連的第二切換單元，上述第一和第二切換單元根據(jù)上述時(shí)鐘信號(hào)同時(shí)被開啟/關(guān)閉。
10.一個(gè)包括如下內(nèi)容的觸發(fā)器電路(a)一個(gè)具有輸入一個(gè)普通輸入信號(hào)和一個(gè)掃描測(cè)試信號(hào)的一對(duì)輸入端和輸出上述信號(hào)之一的一個(gè)輸出端的選擇器，(b)一個(gè)輸出終端，(c)在上述選擇器的上述輸出端和上述輸出終端之間彼此串聯(lián)的第一和第二半鎖存器，其中上述第一半鎖存器是動(dòng)態(tài)型的，上述第二半鎖存器被方式信號(hào)在上述動(dòng)態(tài)型和靜態(tài)型之間切換，上述選擇器在上述方式信號(hào)的控制下，在上述第二半鎖存器被切換到上述動(dòng)態(tài)型時(shí)輸出上述普通輸入信號(hào)，并在上述第二半鎖存器被切換到上述靜態(tài)型時(shí)輸出上述掃描測(cè)試信號(hào)。
11.一個(gè)如權(quán)利要求10所述的觸發(fā)器電路，其中上述第二半鎖存器提供有(c-1)一個(gè)包括與上述選擇器的上述輸出端相連的輸入端和一個(gè)輸出端的第一開關(guān)，該開關(guān)的開啟/關(guān)閉由一個(gè)時(shí)鐘信號(hào)控制，(c-2)一個(gè)包括與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)與上述輸出終端相連的輸出端的第一非門，(c-3)一個(gè)第二非門，(c-4)一個(gè)進(jìn)行上述時(shí)鐘信號(hào)和上述方式信號(hào)的邏輯操作的邏輯門，(c-5)一個(gè)其開啟/關(guān)閉被上述邏輯門的一個(gè)輸出所控制的第二開關(guān)，上述第二非門和上述第二開關(guān)在上述第一非門的上述輸入和輸出端之間彼此串聯(lián)，上述第二非門在上述第二開關(guān)導(dǎo)通時(shí)以反向并聯(lián)方式與上述第一非門相連，上述第二開關(guān)在上述方式信號(hào)具有一個(gè)把上述第二半鎖存器切換到上述靜態(tài)型的規(guī)定值時(shí)被開啟/關(guān)閉與上述第一開關(guān)相反，并在上述方式信號(hào)具有把上述第二半鎖存器切換到上述動(dòng)態(tài)型的另一個(gè)值時(shí)，不導(dǎo)通。
12.一個(gè)如權(quán)利要求11所述的觸發(fā)器電路，其中還包括(d)輸入一個(gè)保持信號(hào)，一個(gè)時(shí)鐘源信號(hào)和一個(gè)方式源信號(hào)并輸出上述時(shí)鐘信號(hào)和上述方式信號(hào)的一個(gè)邏輯電路，其中當(dāng)上述保持信號(hào)具有第一值時(shí)分別根據(jù)上述時(shí)鐘源信號(hào)和上述方式源信號(hào)來確定上述時(shí)鐘信號(hào)和上述方式信號(hào)，當(dāng)上述保持信號(hào)具有與上述第一值相反的第二值時(shí)，無論上述時(shí)鐘源信號(hào)和上述方式源信號(hào)如何，上述時(shí)鐘信號(hào)和上述方式信號(hào)的值均是固定的。
13.一個(gè)如權(quán)利要求11所述的觸發(fā)器電路，其中上述第一和第二半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端通過上述第一半鎖存器與上述選擇器的上述輸出端間接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第二非門與上述輸出終端間接或直接相連。
14.一個(gè)如權(quán)利要求11所述的觸發(fā)器電路，其中上述第二和第一半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端與上述選擇器的上述輸出端直接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第二半鎖存器與上述輸出終端間接相連。
15.一個(gè)如權(quán)利要求10所述的觸發(fā)器電路，其中上述第二半鎖存器提供有(c-1)一個(gè)包括一個(gè)與上述選擇器的上述輸出端相連的輸入端和一個(gè)輸出端的第一開關(guān)，該開關(guān)的開啟/關(guān)閉由一個(gè)時(shí)鐘信號(hào)控制，(c-2)一個(gè)包括一個(gè)與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)與上述輸出終端相連的輸出端的第一非門，(c-3)一個(gè)第二非門，(c-4)一個(gè)其開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反的第二開關(guān)，(c-5)一個(gè)其開啟/關(guān)閉被上述方式信號(hào)所控制的第三開關(guān)，上述第二非門和上述第二，第三開關(guān)在上述第一非門的上述輸入和輸出端之間彼此串聯(lián)，上述第二非門在上述第二和第三開關(guān)導(dǎo)通時(shí)以反并行方式與上述第一非門相連，上述第三開關(guān)在上述方式信號(hào)把上述第二半鎖存器切換到上述動(dòng)態(tài)型時(shí)導(dǎo)通。
16.一個(gè)如權(quán)利要求15所述的觸發(fā)器電路，其中還包括(d)輸入一個(gè)保持信號(hào)，一個(gè)時(shí)鐘源信號(hào)和一個(gè)方式原信號(hào)并輸出上述時(shí)鐘信號(hào)和上述方式信號(hào)的一個(gè)邏輯電路，其中當(dāng)上述保持信號(hào)具有第一值時(shí)分別根據(jù)上述時(shí)鐘源信號(hào)和上述方式源信號(hào)來確定上述時(shí)鐘信號(hào)和上述方式信號(hào)，當(dāng)上述保持信號(hào)具有加強(qiáng)上述第一值的第二值時(shí)，無論上述時(shí)鐘源信號(hào)和上述方式源信號(hào)如何，上述時(shí)鐘信號(hào)和上述方式信號(hào)的值均是固定的。
17.一個(gè)如權(quán)利要求15所述的觸發(fā)器電路，其中上述第二非門包括(c-3一1)一對(duì)構(gòu)成上述第二非門的上述輸出端的輸出線，(c-3-2)一個(gè)NMOS晶體管，其中包括一個(gè)與第一個(gè)上述輸出線相連的漏極，一個(gè)與上述第二非門的上述輸入端相連的柵極和一個(gè)提供有對(duì)應(yīng)于從上述第二非門輸出的二元邏輯之一的一個(gè)第一電位的源極，(c-3-3)一個(gè)PMOS晶體管，其中包括一個(gè)與第二個(gè)上述輸出線相連的漏極，一個(gè)與上述第二非門的上述輸入端相連的柵極和一個(gè)被提供了對(duì)應(yīng)于上述二元邏輯的另一個(gè)并高于上述第一電位的的第二電位的源極，上述第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第二開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別接收上述時(shí)鐘信號(hào)和與上述時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，上述第二非門和上述第二開關(guān)的上述NMOS晶體管彼此串聯(lián)，上述第二非門和上述第二開關(guān)的上述PMOS晶體管彼此串聯(lián)。
18.一個(gè)如權(quán)利要求17所述的觸發(fā)器電路，其中上述第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第二開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別接收上述時(shí)鐘信號(hào)和與上述時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，上述第三開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第三開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別提供有上述方式信號(hào)和與上述方式信號(hào)相反的一個(gè)反轉(zhuǎn)方式信號(hào)，上述第二和第三開關(guān)的上述NMOS晶體管彼此串聯(lián)，上述第二和第三開關(guān)的上述PMOS晶體管彼此串聯(lián)。
19.一個(gè)如權(quán)利要求15所述的觸發(fā)器電路，其中上述第一和第二半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端通過上述第一半鎖存器與上述選擇器的上述輸出端間接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第二非門與上述輸出終端間接或直接相連。
20.一個(gè)如權(quán)利要求19所述的觸發(fā)器電路，其中上述第一半鎖存器提供有(c-6)一個(gè)包括與上述選擇器的上述輸出端相連的一個(gè)輸入端和一個(gè)輸出端的開關(guān)，該開關(guān)的開啟/關(guān)閉可加強(qiáng)上述第二半鎖存器的第一開關(guān)的開啟/關(guān)閉相反，(c-7)一個(gè)包括與上述第一半鎖存器的上述開關(guān)的上述輸出端相連的一個(gè)輸入端和通過上述第二半鎖存器與上述輸出終端相連的一個(gè)輸出端的第二非門，上述第一半鎖存器的上述開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述選擇器包括(a-1)一個(gè)第一PMOS晶體管，其中包括一個(gè)接收上述普通輸入信號(hào)的第一電流極，一個(gè)通過上述第一半鎖存器的上述開關(guān)的上述PMOS晶體管與上述第一半鎖存器的上述非門的上述輸入端相連的第二電流極，和一個(gè)柵極，(a-2)一個(gè)第一NMOS晶體管，其中包括一個(gè)接收上述普通輸入信號(hào)的第一電流極，一個(gè)通過上述第一半鎖存器的上述開關(guān)的上述NMOS晶體管與上述第一半鎖存器的上述非門的上述輸入端相連的第二電流極，和一個(gè)柵極，(a-3)一個(gè)第二PMOS晶體管，其中包括一個(gè)接收上述掃描測(cè)試信號(hào)的第一電流極，一個(gè)與上述第一PMOS晶體管的上述第二電流極相連的第二電流極，和與上述第一NMOS晶體管的上述門相連一個(gè)柵極，(a-4)一個(gè)第二NMOS晶體管，其中包括一個(gè)接收上述掃描測(cè)試信號(hào)的第一電流極，一個(gè)與上述第一NMOS晶體管的上述第二電流極相連的第二電流極，和與上述第一PMOS晶體管的上述門相連一個(gè)柵極，上述第一NMOS和PMOS晶體管的一個(gè)和另一個(gè)上述柵極分別被提供了上述方式信號(hào)和上述反轉(zhuǎn)方式信號(hào)，上述第一半鎖存器的上述開關(guān)的上述NMOS和PMOS晶體管的一個(gè)和另一個(gè)上述柵極分別提供有上述時(shí)鐘信號(hào)和上述反轉(zhuǎn)時(shí)鐘信號(hào)。
21.一個(gè)如權(quán)利要求15所述的觸發(fā)器電路，其中上述第二和第一半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端與上述選擇器的上述輸出端直接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第一半鎖存器與上述輸出終端間接相連。
22.一個(gè)如權(quán)利要求21所述的觸發(fā)器電路，其中上述第二半鎖存器的上述第一開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述選擇器包括(a-1)一個(gè)第一PMOS晶體管，其中包括一個(gè)接收上述普通輸入信號(hào)的第一電流極，一個(gè)通過上述第二半鎖存器的上述第一開關(guān)的上述PMOS晶體管與上述第一非門的上述輸入端相連的第二電流極，和一個(gè)柵極，(a-2)一個(gè)第一NMOS晶體管，其中包括一個(gè)接收上述普通輸入信號(hào)的第一電流極，一個(gè)通過上述第二半鎖存器的上述第一開關(guān)的上述NMOS晶體管與上述第一非門的上述輸入端相連的第二電流極，和一個(gè)柵極，(a-3)一個(gè)第二PMOS晶體管，其中包括一個(gè)接收上述掃描測(cè)試信號(hào)的第一電流極，一個(gè)與上述第一PMOS晶體管的上述第二電流極相連的第二電流極，和與上述第一NMOS晶體管的上述柵極相連一個(gè)柵極，(a-4)一個(gè)第二NMOS晶體管，其中包括一個(gè)接收上述掃描測(cè)試信號(hào)的第一電流極，一個(gè)與上述第一NMOS晶體管的上述第二電流極相連的第二電流極，和與上述第一PMOS晶體管的上述柵極相連一個(gè)柵極，上述第一NMOS和PMOS晶體管的一個(gè)和另一個(gè)上述柵極分別被提供了上述方式信號(hào)和與上述方式信號(hào)相反的上述反轉(zhuǎn)方式信號(hào)，上述第二半鎖存器的上述第一開關(guān)的上述NMOS和PMOS晶體管的一個(gè)和另一個(gè)上述門分別提供有上述時(shí)鐘信號(hào)和與上述時(shí)鐘信號(hào)相反的上述反轉(zhuǎn)時(shí)鐘信號(hào)。
23.一個(gè)如權(quán)利要求22所述的觸發(fā)器電路，其中上述第二半鎖存器還提供有(c-6)提供有上述方式信號(hào)，比較信號(hào)和上述普通輸入信號(hào)的邏輯檢測(cè)裝置，該裝置在上述方式信號(hào)和上述比較信號(hào)激活時(shí)向上述第一非門的上述輸入端提供一個(gè)規(guī)定電位。
24.一個(gè)包括彼此串聯(lián)的第一和第二觸發(fā)器電路的掃描路徑，其中上述第一觸發(fā)器提供有(a-1)一個(gè)選擇器，其中包括一對(duì)接收第一普通輸入信號(hào)和掃描測(cè)試信號(hào)的輸入端，和一個(gè)根據(jù)方式信號(hào)輸出兩種信號(hào)之一的輸出端，(a-2)一個(gè)輸出終端，(a-3)被提供在上述選擇器的上述輸出端和上述輸出終端之間的一個(gè)動(dòng)態(tài)型第一半鎖存器，(a-4)在上述選擇器的上述輸出端和上述輸出終端之間與上述第一半鎖存器串聯(lián)的第二半鎖存器，當(dāng)上述方式信號(hào)分別具有第一和第二邏輯值時(shí)，這個(gè)第二半鎖存器的操作在上述動(dòng)態(tài)型和靜態(tài)型之間切換，上述第二觸發(fā)器提供有(b-1)一個(gè)選擇器，其中包括一對(duì)接收第二普通輸入信號(hào)和被提供給上述第一觸發(fā)器電路的上述輸出端的信號(hào)的輸入端，和一個(gè)根據(jù)上述方式信號(hào)輸出兩種信號(hào)之一的輸出端，(b-2)一個(gè)輸出終端，(b-3)被提供在上述第二觸發(fā)器電路的上述選擇器的上述輸出端和上述第二觸發(fā)器電路的上述輸出終端之間的一個(gè)上述動(dòng)態(tài)型第一半閂鎖，(b-4)在上述第二觸發(fā)器電路的上述選擇器的上述輸出端和上述第二觸發(fā)器電路的上述輸出終端之間與上述第一半鎖存器串聯(lián)的第二半閂鎖，當(dāng)上述方式信號(hào)分別具有第一和第二邏輯值時(shí)，這個(gè)第二半鎖存器的操作在上述動(dòng)態(tài)型和靜態(tài)型之間切換，當(dāng)上述方式信號(hào)分別具有上述第一和第二邏輯值時(shí)，上述上述第一觸發(fā)器電路的上述選擇器輸出上述第一普通輸入信號(hào)和上述掃描測(cè)試信號(hào)，當(dāng)上述方式信號(hào)分別具有上述第一和第二邏輯值時(shí)，上述上述第二觸發(fā)器電路的上述選擇器輸出上述第二普通輸入信號(hào)和被提供給上述第一觸發(fā)器電路的上述輸出終端的上述信號(hào)。
25.一個(gè)包括彼此串聯(lián)的第一和第二觸發(fā)器電路的掃描路徑，其中上述第一觸發(fā)器提供有(a-1)一個(gè)選擇器，其中包括一對(duì)接收一個(gè)普通輸入信號(hào)和掃描測(cè)試信號(hào)的輸入端，和一個(gè)根據(jù)方式信號(hào)輸出兩種信號(hào)之一的輸出端，(a-2)一個(gè)輸出終端，(a-3)被提供在上述選擇器的上述輸出端和上述輸出終端之間的一個(gè)動(dòng)態(tài)型第一半鎖存器，(a-4)在上述選擇器的上述輸出端和上述輸出終端之間與上述第一半鎖存器串聯(lián)的第二半鎖存器，當(dāng)上述方式信號(hào)分別具有第一和第二邏輯值時(shí)，這個(gè)第二半鎖存器的操作在上述動(dòng)態(tài)型和靜態(tài)型之間切換，上述第二觸發(fā)器提供有(b-1)一個(gè)與上述第一觸發(fā)器電路的上述輸出終端相連的輸入終端，(b-2)一個(gè)輸出終端，(b-3)被提供在上述第二觸發(fā)器電路的上述選擇器的上述輸入終端和輸入終端之間的一個(gè)動(dòng)態(tài)型第一半鎖存器，(b-4)在上述第二觸發(fā)器電路的上述輸入終端和上述第二觸發(fā)器電路的上述輸出終端之間與上述第一半鎖存器串聯(lián)的第二半鎖存器，當(dāng)上述方式信號(hào)分別具有第一和第二邏輯值時(shí)，這個(gè)第二半鎖存器的操作在上述動(dòng)態(tài)型和靜態(tài)型之間切換，當(dāng)上述方式信號(hào)分別具有上述第一和第二邏輯值時(shí)，上述上述第一觸發(fā)器電路的上述選擇器輸出上述普通輸入信號(hào)和上述掃描測(cè)試信號(hào)，
26.一個(gè)由第一和第二半鎖存器的串聯(lián)構(gòu)成并包括輸入和輸出終端的觸發(fā)器電路，其中(a)上述第一半鎖存器是動(dòng)態(tài)型的，(b)上述第二半鎖存器包括(b-1)一個(gè)第一開關(guān)，其中該開關(guān)包括一個(gè)與上述輸入終端相連的輸入端和一個(gè)輸出端，而該開關(guān)的開啟/關(guān)閉由一個(gè)時(shí)鐘信號(hào)控制，(b-2)一個(gè)第一非門，其中該非門包括一個(gè)與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)與上述輸出終端相連的輸出端，(b-3)在提供對(duì)應(yīng)于二元邏輯之一的第一電位的第一電位點(diǎn)和上述第一非門的上述輸入端之間彼此串聯(lián)的第一到第三開關(guān)，(b-4)在提供對(duì)應(yīng)于二元邏輯中另一個(gè)的第二電位的第二電位點(diǎn)和上述第一非門的上述輸入端之間彼此串聯(lián)的第四到第六開關(guān)，上述第一和第四開關(guān)的開啟/關(guān)閉，上述第二開關(guān)的開啟/關(guān)閉，上述第三開關(guān)的開啟/關(guān)閉，上述第五開關(guān)的開啟/關(guān)閉和上述第六開關(guān)的開啟/關(guān)閉分別由上述第一非門的輸出，上述時(shí)鐘信號(hào)，方式信號(hào)，與上述時(shí)鐘信號(hào)相反的反轉(zhuǎn)時(shí)鐘信號(hào)和與上述方式信號(hào)相反的反轉(zhuǎn)方式信號(hào)控制。
27.一個(gè)如權(quán)利要求26所述的觸發(fā)器電路，其中上述第二和第一半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端與上述輸入終端直接相連，上述第二半鎖存器的第一非門的上述輸出端通過上述第一半鎖存器與上述輸出終端間接相連。
28.一個(gè)如權(quán)利要求26所述的觸發(fā)器電路，其中上述第一和第二半鎖存器被分別用作主鎖存器和從鎖存器，上述第二半鎖存器的第一開關(guān)的上述輸入端通過上述第一半鎖存器與上述輸入終端間接相連，上述第二半鎖存器的第一非門的上述輸出端通過一個(gè)連線與上述輸出終端間接或直接相連，該連線連接一個(gè)彼此串聯(lián)不包括直接與上述第一電位相連的部分的第一到第三開關(guān)的路徑和一個(gè)彼此串聯(lián)不包括直接與上述第二電位相連的部分的第四到第六開關(guān)的路徑。
29.一個(gè)包括如下的存儲(chǔ)電路(a)一個(gè)包括輸入和輸出端的第一開關(guān)，該開關(guān)的開啟/關(guān)閉由一個(gè)時(shí)鐘信號(hào)控制；(b)一個(gè)包括與上述開關(guān)的上述輸出端相連的一個(gè)輸入端和一個(gè)輸出端；(c)一個(gè)第二非門；(d)一個(gè)其開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反的第二開關(guān)(e)一個(gè)其開啟/關(guān)閉由一個(gè)方式信號(hào)控制的第三開關(guān)，其中上述第二非門和第二，第三開關(guān)在上述第一非門的輸出和輸入端之間彼此串聯(lián)，上述第二非門在上述第二和第三開關(guān)導(dǎo)通時(shí)以反并行方式與上述非門相連。
30.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二非門提供有(c-1)一對(duì)構(gòu)成上述第二非門的上述輸出端的輸出線，(c-2)一個(gè)NMOS晶體管，其中包括一個(gè)與第一個(gè)上述輸出線相連的漏極，一個(gè)與上述第二非門的一個(gè)輸入端相連的柵極和一個(gè)被提供了對(duì)應(yīng)于從上述第二非門輸出的二元邏輯之一的一個(gè)第一電位的源極，(c-3)一個(gè)PMOS晶體管，其中包括一個(gè)與第二個(gè)上述輸出線相連的漏極，一個(gè)與上述第二非門的上述輸入端相連的柵極和一個(gè)被提供了對(duì)應(yīng)于上述二元邏輯的另一個(gè)并高于上述第一電位的的一個(gè)第二電位的源極，上述第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第二開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別接收上述時(shí)鐘信號(hào)和與上述時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，上述第二非門和上述第二開關(guān)的上述NMOS晶體管彼此串聯(lián)，上述第二非門和上述第二開關(guān)的上述PMOS晶體管彼此串聯(lián)。
31.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第二開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別接收上述時(shí)鐘信號(hào)和與上述時(shí)鐘信號(hào)相反的一個(gè)反轉(zhuǎn)時(shí)鐘信號(hào)，上述第三開關(guān)是一個(gè)使用NMOS和PMOS晶體管的傳輸門，上述第三開關(guān)的上述PMOS和NMOS晶體管的一個(gè)和另一個(gè)柵極分別接收上述方式信號(hào)和與上述方式信號(hào)相反的一個(gè)反轉(zhuǎn)方式信號(hào)，上述第二開關(guān)和上述第三開關(guān)的上述NMOS晶體管彼此串聯(lián)，上述第二開關(guān)和上述第三開關(guān)的上述PMOS晶體管彼此串聯(lián)。
32.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第一非門是一個(gè)通過使用一個(gè)CMOS門陣列基本單元來構(gòu)成的CMOS非門電路，在上述CMOS非門電路中至少有一個(gè)是導(dǎo)通型的多個(gè)MOS晶體管彼此并聯(lián)。
33.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二非門是一個(gè)通過使用一個(gè)CMOS門陣列基本單元來構(gòu)成的CMOS非門電路，在上述CMOS非門電路中至少有一個(gè)是導(dǎo)通型的多個(gè)MOS晶體管彼此并聯(lián)。
34.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二非門的一個(gè)輸入端和上述第二開關(guān)，上述第三開關(guān)和上述第一非門的上述輸入端分別與上述第一非門，上述第二非門，上述第二開關(guān)和上述第三開關(guān)的上述輸出端相連，上述存儲(chǔ)電路還包括(f)與上述第三開關(guān)的上述輸入端相連的一個(gè)輸出終端。
35.一個(gè)如權(quán)利要求34所述的存儲(chǔ)電路，其中還包括(g)一個(gè)具有一個(gè)輸入端和一個(gè)與上述第一開關(guān)的上述輸入端相連的輸出端的半鎖存器，上述半鎖存器的操作由處于上述半鎖存器的上述輸入端和輸出端之間的一個(gè)開關(guān)控制，該開關(guān)的開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反。
36.一個(gè)如權(quán)利要求35所述的存儲(chǔ)電路，其中還包括(h)多個(gè)輸入終端，(i)被提供在上述多個(gè)輸入終端和上述半鎖存器的上述輸入終端之間并且被一個(gè)規(guī)定信號(hào)控制的選擇器。
37.一個(gè)如權(quán)利要求36所述的存儲(chǔ)電路，其中上述方式信號(hào)被用作上述規(guī)定信號(hào)。
38.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二非門的一個(gè)輸入端和上述第二開關(guān)，上述第三開關(guān)和上述第一非門的上述輸入端分別與上述第一非門，上述第二非門，上述第二開關(guān)和上述第三開關(guān)的上述輸出端相連，上述存儲(chǔ)電路還包括(f)具有一個(gè)與上述第三開關(guān)的上述輸入端相連的輸入端和一個(gè)輸出端的第一驅(qū)動(dòng)電路。
39.一個(gè)如權(quán)利要求38所述的存儲(chǔ)電路，其中還包括(g)一個(gè)具有一個(gè)輸入端和一個(gè)與上述第一開關(guān)的上述輸入端相連的輸出端的半鎖存器，上述半鎖存器的操作由處于上述半鎖存器的上述輸入端和輸出端之間的一個(gè)開關(guān)控制，該開關(guān)的開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反。
40.一個(gè)如權(quán)利要求39所述的存儲(chǔ)電路，其中還包括(h)多個(gè)輸入終端，(i)被提供在上述多個(gè)輸入終端和上述半鎖存器的上述輸入終端之間并且被一個(gè)規(guī)定信號(hào)控制的選擇器。
41.一個(gè)如權(quán)利要求40所述的存儲(chǔ)電路，其中上述方式信號(hào)被用作上述規(guī)定信號(hào)。
42.一個(gè)如權(quán)利要求38所述的存儲(chǔ)電路，其中還包括(g)多個(gè)輸入終端，(h)在上述多個(gè)輸入終端和上述第一非門之間串聯(lián)并且被一個(gè)規(guī)定信號(hào)控制的選擇器。
43.一個(gè)如權(quán)利要求38所述的存儲(chǔ)電路，其中還包括(g)第一和第二輸入終端，(h)由第一PMOS和第一NMOS晶體管構(gòu)成并且被一個(gè)規(guī)定信號(hào)控制的一個(gè)選擇器，其中上述第一開關(guān)由第二PMOS和第二NMOS晶體管構(gòu)成，上述第一和第二PMOS晶體管在上述第一輸入終端和上述第一非門的上述輸入端之間彼此串聯(lián)，上述第一和第二NMOS晶體管在上述第一輸入終端和上述第一非門的上述輸入端之間彼此串聯(lián)。
44.一個(gè)由多個(gè)如權(quán)利要求43所述的存儲(chǔ)電路構(gòu)成的存儲(chǔ)電路，上述多個(gè)存儲(chǔ)電路彼此串聯(lián)以構(gòu)成一個(gè)掃描路徑，上述存儲(chǔ)電路還包括一個(gè)提供有一個(gè)復(fù)位信號(hào)的邏輯電路，該邏輯電路根據(jù)上述復(fù)位信號(hào)調(diào)整上述方式信號(hào)，上述時(shí)鐘信號(hào)和上述規(guī)定信號(hào)的邏輯。
45.一個(gè)如權(quán)利要求42所述的存儲(chǔ)電路，其中上述方式信號(hào)被用作上述規(guī)定信號(hào)。
46.一個(gè)如權(quán)利要求43所述的存儲(chǔ)電路，其中上述方式信號(hào)被用作上述規(guī)定信號(hào)。
47.一個(gè)如權(quán)利要求38所述的存儲(chǔ)電路，其中還包括(g)一個(gè)具有一個(gè)與上述第一非門的上述輸出端相連的輸入端和一個(gè)輸出端的第四開關(guān)，(h)具有一個(gè)與上述第四開關(guān)的上述輸入端相連的輸入端和一個(gè)輸出端的第二驅(qū)動(dòng)電路。上述第一開關(guān)被開啟/關(guān)閉與上述第四開關(guān)的開啟/關(guān)閉相反。
48.一個(gè)如權(quán)利要求47所述的存儲(chǔ)電路，其中還包括(i)多個(gè)輸入終端，(j)在上述多個(gè)輸入終端和上述第一非門之間與上述第一開關(guān)串聯(lián)并且被一個(gè)規(guī)定信號(hào)控制的選擇器。
49.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第二非門的一個(gè)輸入端和上述第二開關(guān)，上述第三開關(guān)和上述第一非門的上述輸入端分別與上述第一非門，上述第二非門，上述第二開關(guān)和上述第三開關(guān)的上述輸出端相連，上述存儲(chǔ)電路還包括(f)一個(gè)具有一個(gè)與上述第一非門的上述輸出端相連的輸入端和一個(gè)輸出端的第四開關(guān)，(g)具有一個(gè)與上述第四開關(guān)的上述輸入端相連的輸入端和一個(gè)輸出端的第一驅(qū)動(dòng)電路。(h)一個(gè)具有一個(gè)與上述第一非門的上述輸出端相連的輸入端和一個(gè)輸出端的第五開關(guān)，(i)具有一個(gè)與上述第五開關(guān)的上述輸入端相連的輸入端和一個(gè)輸出端的第二驅(qū)動(dòng)電路。上述第四開關(guān)和第五開關(guān)被開啟/關(guān)閉與上述第一開關(guān)的開啟/關(guān)閉相反。上述第一和第二驅(qū)動(dòng)電路的輸出具有一個(gè)互補(bǔ)值。
50.一個(gè)如權(quán)利要求29所述的存儲(chǔ)電路，其中上述第三開關(guān)只在上述第二開關(guān)導(dǎo)通時(shí)導(dǎo)通。
51.一個(gè)觸發(fā)器電路，其中包括(a)多個(gè)輸入終端，(b)根據(jù)一個(gè)方式信號(hào)有選擇地輸出在被提供給上述多個(gè)輸入端的信號(hào)中的一對(duì)信號(hào)的選擇器，(c)提供有一個(gè)接收上述非門的一個(gè)輸出的輸入端和一個(gè)輸出端的一個(gè)主鎖存器，(d)一個(gè)提供有下述內(nèi)容的從鎖存器(d-1)包括一個(gè)與上述主鎖存器的上述輸出端相連的輸入端和一個(gè)輸出端的一個(gè)開關(guān)，(d-2)包括一個(gè)與上述開關(guān)的上述輸出端相連的輸入端和一個(gè)輸出端的一個(gè)驅(qū)動(dòng)電路，(e)一個(gè)具有一個(gè)輸入端和一個(gè)輸出端的旁路開關(guān)，該輸入端與上述多個(gè)輸入終端中的一個(gè)相連，該輸出端與上述半鎖存器的上述驅(qū)動(dòng)電路的上述輸入端相連，而該旁路開關(guān)根據(jù)一個(gè)旁路信號(hào)被開啟/關(guān)閉，根據(jù)上述方式信號(hào)在動(dòng)態(tài)型和靜態(tài)型之間切換至少一個(gè)上述主鎖存器和從鎖存器的操作。
52.一個(gè)如權(quán)利要求51所述的觸發(fā)器電路，其中根據(jù)上述方式信號(hào)在動(dòng)態(tài)型和靜態(tài)型之間切換上述主鎖存器的操作。
53.一個(gè)如權(quán)利要求51所述的觸發(fā)器電路，其中根據(jù)上述方式信號(hào)在動(dòng)態(tài)型和靜態(tài)型之間切換上述從鎖存器的操作。
54.一個(gè)如權(quán)利要求51所述的觸發(fā)器電路，其中上述多個(gè)輸入終端中的一個(gè)是上述信號(hào)對(duì)中的一個(gè)，該信號(hào)處于被提供給上述多個(gè)輸入終端的信號(hào)之中。55.一個(gè)如權(quán)利要求54所述的觸發(fā)器電路，其中還包括(f)一個(gè)具有一個(gè)與上述多個(gè)輸入終端中的一個(gè)相連的輸入端和一個(gè)與上述旁路開關(guān)的上述輸入端相連的輸出端的旁路非門。
56.一個(gè)如權(quán)利要求55所述的觸發(fā)器電路，其中還包括(g)一個(gè)輸入構(gòu)成時(shí)鐘信號(hào)的基礎(chǔ)的上述旁路信號(hào)和時(shí)鐘源信號(hào)的邏輯電路，該時(shí)鐘信號(hào)控制上述主鎖存器和從鎖存器的操作，其中在上述旁路信號(hào)具有第一值時(shí)根據(jù)上述時(shí)鐘源信號(hào)來確定上述時(shí)鐘信號(hào)，當(dāng)上述旁路信號(hào)具有加強(qiáng)上述第一值的第二值時(shí)無論上述時(shí)鐘源信號(hào)如何上述時(shí)鐘信號(hào)的值是固定的。
57.一個(gè)如權(quán)利要求54所述的觸發(fā)器電路，其中上述主鎖存器還提供有(c-1)包括一個(gè)與上述主鎖存器的上述輸入端相連的輸入端和一個(gè)輸出端的一個(gè)開關(guān)，(c-2)包括一個(gè)與上述開關(guān)的上述輸出端相連的輸入端和一個(gè)輸出端的一個(gè)驅(qū)動(dòng)電路，上述主鎖存器的上述驅(qū)動(dòng)電路在上述旁路開關(guān)導(dǎo)通時(shí)輸出一個(gè)固定值，并在上述旁路開關(guān)不導(dǎo)通時(shí)輸出一個(gè)根據(jù)由上述主鎖存器的上述開關(guān)發(fā)送的一個(gè)信號(hào)的改變而改變的信號(hào)。
58.一個(gè)如權(quán)利要求57所述的觸發(fā)器電路，其中上述主鎖存器的上述驅(qū)動(dòng)電路是一個(gè)提供有上述旁路信號(hào)的三態(tài)緩沖。
59.一個(gè)如權(quán)利要求58所述的觸發(fā)器電路，其中上述主鎖存器的上述驅(qū)動(dòng)電路是一個(gè)三態(tài)非門。
60.一個(gè)如權(quán)利要求57所述的觸發(fā)器電路，其中上述主鎖存器的上述驅(qū)動(dòng)電路是一個(gè)還具有一個(gè)提供有上述旁路信號(hào)的第二輸入端的邏輯單元。
61.一個(gè)如權(quán)利要求60所述的觸發(fā)器電路，其中上述主鎖存器的上述驅(qū)動(dòng)電路是一個(gè)雙輸入NAND門。
62.一個(gè)如權(quán)利要求51所述的觸發(fā)器電路，其中在上述多個(gè)輸入終端中的一個(gè)上提供的信號(hào)不同于在被提供給上述多個(gè)輸入終端的信號(hào)中的上述信號(hào)對(duì)的信號(hào)。
63.一個(gè)包括被用作主鎖存器和從鎖存器的一對(duì)半鎖存器的串聯(lián)的觸發(fā)器電路，其中方式信號(hào)控制上述半鎖存器對(duì)中的至少一個(gè)在動(dòng)態(tài)型和靜態(tài)型之間切換，上述主鎖存器和從鎖存器的操作分別由一對(duì)不同的時(shí)鐘信號(hào)控制。
64.一個(gè)如權(quán)利要求63所述的觸發(fā)器電路，其中上述半鎖存器對(duì)中的至少一個(gè)以上述靜態(tài)型進(jìn)行操作。
65.一個(gè)如權(quán)利要求63所述的觸發(fā)器電路，其中還包括一個(gè)根據(jù)上述方式信號(hào)從多個(gè)輸入信號(hào)中選擇一個(gè)輸入信號(hào)并把該輸入信號(hào)發(fā)送給上述主鎖存器的選擇器。
66.一個(gè)如權(quán)利要求65所述的觸發(fā)器電路，其中還包括一個(gè)輸入上述一對(duì)時(shí)鐘信號(hào)中的一個(gè)和一個(gè)時(shí)鐘源信號(hào)以構(gòu)成上述時(shí)鐘信號(hào)對(duì)中的另一個(gè)的邏輯電路，其中當(dāng)上述時(shí)鐘源信號(hào)的值改變時(shí)有必要進(jìn)行一對(duì)變換，在上述時(shí)鐘信號(hào)對(duì)中的一個(gè)無效周期中進(jìn)行上述一對(duì)變換。
67.一個(gè)如權(quán)利要求66所述的觸發(fā)器電路，其中上述時(shí)鐘信號(hào)對(duì)中的上述一個(gè)和上述另一個(gè)分別控制上述主鎖存器和從鎖存器的操作，上述多個(gè)輸入信號(hào)是成對(duì)的，上述時(shí)鐘源信號(hào)被用作上述方式信號(hào)。
68.一個(gè)如權(quán)利要求67所述的觸發(fā)器電路，其中上述主鎖存器由上述時(shí)鐘源信號(hào)控制在動(dòng)態(tài)操作和靜態(tài)操作之間切換。
69.一個(gè)如權(quán)利要求67所述的觸發(fā)器電路，其中上述從鎖存器由上述時(shí)鐘源信號(hào)控制在動(dòng)態(tài)操作和靜態(tài)操作之間切換。
70.一個(gè)觸發(fā)器電路，其中包括一個(gè)輸入多個(gè)第一輸入并從中選擇和輸出一個(gè)輸入的第一選擇器，一個(gè)接收上述第一選擇器的輸出并通過第一時(shí)鐘信號(hào)輸出第一輸出的第一半鎖存器，一個(gè)輸入上述第一輸出和至少一個(gè)第二輸入并從中選擇和輸出一個(gè)輸入的第二選擇器，一個(gè)接收上述第二選擇器的輸出并通過第二時(shí)鐘信號(hào)輸出第二輸出的第二半鎖存器，
71.一個(gè)如權(quán)利要求70所述的觸發(fā)器電路，其中上述多個(gè)第一輸入的個(gè)數(shù)為2，而上述第二輸入的個(gè)數(shù)為1，上述第一和第二選擇器的操作由一個(gè)方式信號(hào)控制。
72.一個(gè)如權(quán)利要求71所述的觸發(fā)器電路，其中根據(jù)上述方式信號(hào)控制上述第一和第二半鎖存器對(duì)中的至少一個(gè)在動(dòng)態(tài)型和靜態(tài)型之間切換。
73.一個(gè)如權(quán)利要求72所述的觸發(fā)器電路，其中根據(jù)上述方式信號(hào)控制上述第一半鎖存器在動(dòng)態(tài)型和靜態(tài)型之間切換。
74.一個(gè)如權(quán)利要求73所述的觸發(fā)器電路，其中根據(jù)上述方式信號(hào)控制上述第二半鎖存器在動(dòng)態(tài)型和靜態(tài)型之間切換。
75.一個(gè)觸發(fā)器電路，其中包括(a)具有輸入和輸出端的一個(gè)第一開關(guān)，(b)具有一個(gè)與上述第一開關(guān)的上述輸出端相連的輸入端和一個(gè)輸出端的第一非門，(c)具有一個(gè)與上述第一非門的上述輸出端相連的輸入端和一個(gè)輸出端的第二非門，(d)與上述第一非門的上述輸出端相連一個(gè)第一半鎖存器，(e)與上述第二非門的上述輸出端相連一個(gè)第二半鎖存器，上述第一和第二半鎖存器以彼此同步的方式進(jìn)行操作，上述第一開關(guān)在上述第一和第二半鎖存器處于發(fā)送信息狀態(tài)時(shí)不導(dǎo)通，而在上述第一和第二半鎖存器處于保持信息狀態(tài)時(shí)導(dǎo)通。
76.一個(gè)如權(quán)利要求75所述的觸發(fā)器電路，其中還包括(f)被插在上述第二非門的上述輸出端和上述第一非門的上述輸入端之間的一個(gè)第二開關(guān)，上述第二開關(guān)在上述第一和第二半鎖存器處于發(fā)送信息狀態(tài)時(shí)不導(dǎo)通，而在上述第一和第二半鎖存器處于保持信息狀態(tài)時(shí)導(dǎo)通。
77.一個(gè)如權(quán)利要求76所述的觸發(fā)器電路，其中還包括(g)在上述第二非門的上述輸出端和上述第一非門的上述輸入端之間與上述第二開關(guān)串聯(lián)的一個(gè)第三開關(guān)，與上述第一和第二開關(guān)和上述第一和第二半鎖存器相獨(dú)立由一個(gè)方式信號(hào)控制上述第三開關(guān)的開啟/關(guān)閉。
78.一個(gè)如權(quán)利要求77所述的觸發(fā)器電路，其中還包括(h)多個(gè)輸入終端，(i)向上述第一開關(guān)的輸入端提供被提供給上述多個(gè)輸入終端的信號(hào)的一個(gè)選擇器，上述選擇器以和上述第三開關(guān)的開啟/關(guān)閉同步的方式進(jìn)行操作。
79.一個(gè)存儲(chǔ)電路，其中包括根據(jù)地址寫入讀取數(shù)據(jù)的一個(gè)核心部分，在基于一個(gè)時(shí)鐘信號(hào)的時(shí)序中輸入一個(gè)寫使能初始信號(hào)并輸出該信號(hào)的一個(gè)第一觸發(fā)器，在基于上述時(shí)鐘信號(hào)的時(shí)序中輸入被寫入的上述數(shù)據(jù)并輸出該信號(hào)的一個(gè)第二觸發(fā)器，在基于上述時(shí)鐘信號(hào)的時(shí)序中輸入上述第一觸發(fā)器的一個(gè)輸出并把該輸出當(dāng)作寫使能信號(hào)提供給上述核心部分的一個(gè)寫控制部分，具有提供有一個(gè)讀地址的第一輸入端，提供有一個(gè)第二輸入端和一個(gè)輸出端的選擇裝置，其中上述選擇裝置的上述輸出端(a)當(dāng)上述第一觸發(fā)器的上述輸出的值對(duì)應(yīng)于一個(gè)寫操作時(shí)在一個(gè)基于上述時(shí)鐘信號(hào)的時(shí)序中向上述核心部分提供上述寫地址，并(b)當(dāng)上述第一觸發(fā)器的上述輸出的值對(duì)應(yīng)于一個(gè)讀操作時(shí)向上述核心部分提供上述讀地址，上述核心部分通過激活上述寫使能信號(hào)在對(duì)應(yīng)于被提供給上述選擇裝置的上述輸出端的一個(gè)信號(hào)的上述地址中寫入上述第二觸發(fā)器的一個(gè)輸出。
80.一個(gè)如權(quán)利要求79所述的存儲(chǔ)電路，其中上述選擇裝置具有；與在基于上述時(shí)鐘信號(hào)的時(shí)序中發(fā)送上述寫使能信號(hào)的上述第二輸入端相連的一個(gè)第三觸發(fā)器，包括與上述第一輸入端相連的一個(gè)第一端，與上述第三觸發(fā)器相連的一個(gè)第二端，與上述選擇裝置的輸出端相連的第三端和與上述第一觸發(fā)器的輸出端相連的一個(gè)控制端的一個(gè)選擇器，上述選擇器根據(jù)被提供給上述控制端的一個(gè)值為上述第三端提供被提供給上述第一和第二端的一個(gè)信號(hào)。
81.一個(gè)如權(quán)利要求80所述的存儲(chǔ)電路，其中上述第三觸發(fā)器是一個(gè)掃描觸發(fā)器，上述選擇裝置也提供有一個(gè)測(cè)試信號(hào)，當(dāng)上述測(cè)試信號(hào)被激活或當(dāng)上述第一觸發(fā)器的上述輸出對(duì)應(yīng)于上述寫操作時(shí)，該裝置為其輸出端提供一個(gè)被提供給其第二端的信號(hào)。
82.一個(gè)如權(quán)利要求81所述的存儲(chǔ)電路，其中上述第二觸發(fā)器是一個(gè)掃描觸發(fā)器，
83.一個(gè)如權(quán)利要求79所述的存儲(chǔ)電路，其中上述選擇裝置包括根據(jù)一個(gè)方式信號(hào)有選擇地輸出上述寫地址和一個(gè)掃描測(cè)試信號(hào)的一個(gè)選擇器，發(fā)送上述選擇器的一個(gè)輸出的一個(gè)主鎖存器，具有一個(gè)開關(guān)并通過該開關(guān)發(fā)送上述主鎖存器的輸出的一個(gè)從鎖存器，其中該開關(guān)包括一個(gè)與上述主鎖存器的一個(gè)輸出端相連的輸入端和一個(gè)輸出端，具有一個(gè)輸入端和一個(gè)輸出端并根據(jù)一個(gè)旁路信號(hào)的有效/無效而被開啟/關(guān)閉的一個(gè)旁路開關(guān)，其中該輸入端提供有上述讀地址，而該輸出端與上述從鎖存器的開關(guān)的上述輸出端相連，當(dāng)上述測(cè)試信號(hào)被激活或當(dāng)上述第一觸發(fā)器的上述輸出對(duì)應(yīng)于上述寫操作時(shí)，上述旁路信號(hào)被激活，當(dāng)上述旁路信號(hào)被激活時(shí)，無論上述時(shí)鐘信號(hào)怎樣上述從鎖存器的上述開關(guān)均進(jìn)入一個(gè)非導(dǎo)通狀態(tài)。
84.一個(gè)如權(quán)利要求83所述的存儲(chǔ)電路，其中上述主鎖存器和從鎖存器中的一個(gè)i)當(dāng)上述方式信號(hào)控制上述選擇器輸出上述掃描測(cè)試信號(hào)時(shí)以靜態(tài)型進(jìn)行操作，ii)當(dāng)上述方式信號(hào)控制上述選擇器輸出上述寫地址時(shí)以動(dòng)態(tài)型進(jìn)行操作，其它上述鎖存器以上述動(dòng)態(tài)型進(jìn)行操作。
85.一個(gè)如權(quán)利要求79所述的存儲(chǔ)電路，其中均提供有上述寫地址和讀地址的上述第一和第二輸入端彼此共連。
86.一個(gè)如權(quán)利要求85所述的存儲(chǔ)電路，其中上述第二觸發(fā)器是一個(gè)掃描觸發(fā)器，而上述控制信號(hào)控制該觸發(fā)器的操作是處于掃描方式還是處于普通方式。
全文摘要
為了獲得減少S/H時(shí)間或T-Q延遲并抑制功耗的觸發(fā)器電路，一個(gè)主鎖存器由一個(gè)具有一個(gè)傳輸門(S1)和一個(gè)非門(INV1)的動(dòng)態(tài)半鎖存器構(gòu)成，而一個(gè)從鎖存器由一個(gè)具有傳輸門(S3，S4)和非門(INV3，INV4)的靜態(tài)半鎖存器構(gòu)成。在從鎖存器中，傳輸門(S4)的操作不僅被一個(gè)時(shí)鐘信號(hào)(T)控制，而且還一個(gè)方式信號(hào)(MODE)控制。當(dāng)方式信號(hào)(MODE)被轉(zhuǎn)成低電平時(shí)，傳輸門(S4)進(jìn)入一個(gè)非導(dǎo)通狀態(tài)，使得從鎖存器進(jìn)行一個(gè)動(dòng)態(tài)操作。
文檔編號(hào)H03K17/693GK1159680SQ9611118
公開日1997年9月17日 申請(qǐng)日期1996年9月5日 優(yōu)先權(quán)日1995年9月5日
發(fā)明者前野秀史 申請(qǐng)人:三菱電機(jī)株式會(huì)社