專利名稱：：產(chǎn)生地址的卷積交錯(cuò)器及其方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及數(shù)字通信系統(tǒng)的信道編碼器，尤其涉及用于在數(shù)據(jù)傳送期間通過(guò)隨機(jī)化輸入數(shù)據(jù)流產(chǎn)生存儲(chǔ)器地址以減小突發(fā)錯(cuò)誤的影響的卷積交錯(cuò)器及其方法。通常，在數(shù)字通信系統(tǒng)中，一般將糾錯(cuò)技技術(shù)用于減小和糾正在傳送處理期間產(chǎn)生的錯(cuò)誤。糾錯(cuò)技術(shù)分為兩種不同類型。首先，糾錯(cuò)編碼(ECC)提供在接收機(jī)的檢測(cè)和/或糾錯(cuò)能力。其次，存在重新排列編碼數(shù)據(jù)的排序以擴(kuò)展分離連續(xù)錯(cuò)誤的交錯(cuò)器。在糾錯(cuò)碼中，例如Reed-Solomon碼，將數(shù)據(jù)擴(kuò)展或分組并且增加冗余位以實(shí)現(xiàn)檢錯(cuò)的編碼。當(dāng)使用象卷積交錯(cuò)器這樣的非分組碼時(shí)，根據(jù)輸入順序?qū)崿F(xiàn)編碼并且編碼有的輸入數(shù)據(jù)以影響當(dāng)前數(shù)據(jù)，使得非分組碼較分組碼具有較好的糾錯(cuò)能力。在高錯(cuò)技術(shù)中，以確定的方式重新排列卷積碼或Reed-Solomon碼的數(shù)據(jù)量的排序。通常，在數(shù)字通信系統(tǒng)中，在傳送期間產(chǎn)生的差錯(cuò)分為兩種類型。首先，擴(kuò)展分離的隨機(jī)差錯(cuò)，其次，包括大量連續(xù)差錯(cuò)的突發(fā)差錯(cuò)。糾錯(cuò)編碼(ECC)對(duì)于隨機(jī)差錯(cuò)具有很好的糾正能力，然而，在出現(xiàn)突發(fā)差錯(cuò)時(shí)卻無(wú)效。因此，多數(shù)數(shù)字通言系統(tǒng)提供交錯(cuò)器，用于重新排列原始數(shù)據(jù)流以擴(kuò)展分離發(fā)送端的突發(fā)差錯(cuò)，以及提供至少多于一個(gè)的去交錯(cuò)器，用于在接收端提供將數(shù)據(jù)重新排列到原始數(shù)據(jù)流。存在兩種交錯(cuò)器，分組交錯(cuò)器和卷積交錯(cuò)器。分組交錯(cuò)器將數(shù)據(jù)流交錯(cuò)到由K行和L列構(gòu)成的分組單元(K×L)，并通過(guò)變化輸入/輸出順序隨機(jī)化數(shù)據(jù)流。分組交錯(cuò)器水平掃描輸入數(shù)據(jù)流以存儲(chǔ)到存儲(chǔ)器而垂直掃描存儲(chǔ)在存儲(chǔ)器的數(shù)據(jù)用于輸出。在分組交錯(cuò)中，在兩個(gè)連續(xù)的輸入數(shù)據(jù)之間插入具有交錯(cuò)電平L的臨時(shí)比特行。因此，在分組單元(K×L)，K是碼字長(zhǎng)度而L是交錯(cuò)電平。卷積交錯(cuò)器將輸入數(shù)據(jù)暫存于存儲(chǔ)器用于預(yù)定的延遲，并且在相鄰的兩個(gè)數(shù)據(jù)之間插入延遲數(shù)據(jù)。圖1是表示常規(guī)的卷積交錯(cuò)器和去交錯(cuò)器的示意圖。卷積交錯(cuò)器10包括輸入開關(guān)11，(I-0)到[T(B-1)]的多個(gè)移位寄存器，和輸出開關(guān)12。卷積去交錯(cuò)器包括輸入開關(guān)16，D-(B-1)到(D-0)的多個(gè)移位寄存器，和輸出開關(guān)17。這里，向和從卷積交錯(cuò)器10及卷積去交錯(cuò)器15輸入/輸出的數(shù)據(jù)為字節(jié)單元。卷積交錯(cuò)器具有這樣的結(jié)構(gòu)，即在第一移位寄存器(I-0)，輸入和輸出直接相連，以使該移位寄存器的長(zhǎng)度為0，從下一個(gè)移位寄存器到最后一個(gè)[I-(B-1)]，移位寄存器的長(zhǎng)度為M，2M，3M，…(B-1)M，以使每個(gè)移位寄存器之間的差值為M字節(jié)。與卷積交錯(cuò)器相比，卷積去交錯(cuò)器具有相反的結(jié)構(gòu)。即，在卷積去交錯(cuò)器15，最長(zhǎng)長(zhǎng)度的移位寄存器D-(B-1)位于上端，從下一個(gè)寄存器D-(B-2)到最后的寄存器(D-0)的移位寄存器的長(zhǎng)度為(B-2)M，…，2M，M，0。卷積交錯(cuò)器的單位是(B，M)B表示移位寄存器的垂直端的數(shù)量，將其稱為交錯(cuò)電平，M是相鄰移位寄存器之間的長(zhǎng)度差。在卷積交錯(cuò)器10，輸入開關(guān)11和輸出開關(guān)12為同步，在B周期期間重復(fù)進(jìn)行從(I-0)到I-(B-1)的順序交換。無(wú)延遲地輸出經(jīng)交換操作2輸入I-0的B周期的初始數(shù)據(jù)，在BM延遲之后輸出輸入I-1的B周期的第二數(shù)據(jù)，在2BM延遲之后輸出輸入到I-2的B周期的第三數(shù)據(jù)，…，以及在(B-1)BM延遲之后輸出輸入I-(B-1)的B周期的最后數(shù)據(jù)。因此，在發(fā)送端，在要發(fā)送的數(shù)據(jù)流的兩個(gè)相鄰數(shù)據(jù)之間插入具有BM延遲的臨時(shí)數(shù)據(jù)。在卷積去交錯(cuò)器5，與交錯(cuò)器類似輸入開關(guān)16和輸出開關(guān)17同步。在(B-2)BM延遲之后輸出經(jīng)交換操作輸入D-(B-1)的B周期的第一數(shù)據(jù)，在(B-2)BM延遲之后輸出輸入D-(B-2)的B周期的第二數(shù)據(jù)，…，無(wú)延遲地輸出輸入(D-0)的B周期的最后數(shù)據(jù)。因此，在去交錯(cuò)器，在(B-1)BM時(shí)鐘延遲之后，獲得原始數(shù)據(jù)流。通過(guò)下面的數(shù)學(xué)表達(dá)式1給出卷積交錯(cuò)器所要求的存儲(chǔ)器(Smin)的最小量，[數(shù)學(xué)表達(dá)式1]這里，B是交錯(cuò)電平，M是相鄰移位寄存器之間的長(zhǎng)度差。在卷積交錯(cuò)器，當(dāng)使用先入先出(FIFO)緩沖器作為數(shù)據(jù)存儲(chǔ)裝置時(shí)，需要大量的存儲(chǔ)器，因此可以用RAM(隨機(jī)存取存儲(chǔ)器)來(lái)代替，以避免復(fù)雜性并減小交錯(cuò)器的結(jié)構(gòu)尺寸。如上所述，在使用RAM作為其存儲(chǔ)器裝置的卷積交錯(cuò)器中，降低了硬件的尺寸，但是需要控制存儲(chǔ)器的地址控制邏輯以提高其操作效率，以便通過(guò)優(yōu)化現(xiàn)存的存儲(chǔ)器容量實(shí)現(xiàn)準(zhǔn)確的卷積交錯(cuò)。因此，本發(fā)明的一個(gè)目的是提供一個(gè)卷積交錯(cuò)器和用于產(chǎn)生存儲(chǔ)器的地址以優(yōu)化該存儲(chǔ)器的容量并減小交錯(cuò)器的結(jié)構(gòu)尺寸的方法。為實(shí)現(xiàn)上面的目的，本發(fā)明提供一個(gè)用于使用交錯(cuò)電平B交錯(cuò)由N個(gè)數(shù)據(jù)構(gòu)成的數(shù)據(jù)流以隨機(jī)化數(shù)據(jù)流而糾錯(cuò)的卷積交錯(cuò)器，包括輸入裝置，用于分別在第一時(shí)鐘周期期間輸入數(shù)據(jù)流和輸出交錯(cuò)電平的第一輸入數(shù)據(jù)以及在第二到第B時(shí)鐘的前半周期期間保留交錯(cuò)電平的B-1個(gè)輸入數(shù)據(jù)；存儲(chǔ)器，具有垂直端為B-1而水平長(zhǎng)度為(B/2)×M單元的中間存儲(chǔ)器，存儲(chǔ)交錯(cuò)電平的第二數(shù)據(jù)和第B數(shù)據(jù)的一部分的B-1個(gè)垂直端和(B/2)×M單元，存儲(chǔ)交錯(cuò)電平的第三數(shù)據(jù)和第B-1數(shù)據(jù)的一部分的(B/2)×M單元，…，存儲(chǔ)分別連續(xù)位于垂直方向的交錯(cuò)電平的剩余第B數(shù)據(jù)的(B/2)×M單元，(這里，M＝N/B)；地址生成裝置，用于將垂直端數(shù)目為B-1而水平長(zhǎng)度為(B-1)×M單元的基本存儲(chǔ)器變換為中間存儲(chǔ)器以生成存取中間存儲(chǔ)器的物理地址；輸出裝置，用于分別在第一時(shí)鐘周期期間從輸入裝置輸出數(shù)據(jù)和在第二到第B時(shí)鐘的每個(gè)時(shí)鐘周期期間從存儲(chǔ)器輸出數(shù)據(jù)；和控制器，用于從地址生成裝置接收基本垂直地址并產(chǎn)生控制輸入裝置，輸出裝置，和存儲(chǔ)器的多個(gè)控制信號(hào)。為進(jìn)一步實(shí)現(xiàn)上面目的，本發(fā)明也提供用于產(chǎn)生存儲(chǔ)器的地址以交錯(cuò)由具有交錯(cuò)電平B的N個(gè)數(shù)據(jù)構(gòu)成的數(shù)據(jù)流的方法，包括步驟(a)在交錯(cuò)電平的第一時(shí)鐘內(nèi)禁止存儲(chǔ)器存取B周期的第一數(shù)據(jù)；(b)產(chǎn)生用于在具有B-1個(gè)垂直端和(B-1)×M水平長(zhǎng)度單元的基本存儲(chǔ)器中選擇(B-1)個(gè)垂直端的其中之一的基本垂直地址以延遲除B周期的第一數(shù)據(jù)之外的剩余數(shù)據(jù)，用于在基本存儲(chǔ)器中選擇(B-1)水平組的其中之一的基本水平組地址，和用于在基本存儲(chǔ)器的水平組的其中之一中選擇M個(gè)水平單元地址中的一個(gè)；(C)將(b)步驟中的基本垂直地址為用于選擇具有B-1垂直端(B-1)×M水平長(zhǎng)度單元的中間存儲(chǔ)器的(B-1)個(gè)垂直端的其中之一的中間垂直地址，和將(b)步驟中的基本水平組地址為選擇中間存儲(chǔ)器的(B/2)個(gè)水平組的其中之一的中間水平組地址；(d)通過(guò)使用(c)步驟中的中間垂直地址和中間水平組地址，及(b)步驟中的水平單元地址產(chǎn)生地址單元用于存取中間存儲(chǔ)器的物理地址；和(e)在一個(gè)時(shí)鐘周期期間保持(d)步驟中的物理地址而在該時(shí)鐘的前半周期讀取數(shù)據(jù)以及在該時(shí)鐘的后半周期寫入數(shù)據(jù)。通過(guò)下面結(jié)合附圖描述本發(fā)明將使其更易理解并且各種目的和優(yōu)點(diǎn)將變得更加顯而易見，其中圖1是用于解釋本發(fā)明和已有技術(shù)的卷積交錯(cuò)器和去交錯(cuò)器操作的卷積交錯(cuò)器和去交錯(cuò)器的移位寄存器的示意圖；圖2是根據(jù)本發(fā)明的卷積交錯(cuò)器的方框圖；圖3A是表示根據(jù)從圖2的地址生成單元生成的基本地址的存儲(chǔ)器變址示意圖；圖3B是表示根據(jù)從圖2的地址生成單元生成的中間地址的存儲(chǔ)器變址示意圖；圖4是表示圖2的基本地址生成器的詳細(xì)示意圖；和圖5A到5I是表示圖2所示的卷積交錯(cuò)器操作的定時(shí)圖。現(xiàn)在將參考附圖詳細(xì)說(shuō)明本發(fā)明及其實(shí)例。只要有可能，在附圖中將使用相同的標(biāo)記數(shù)字表示相同或類似的部件。圖2是根據(jù)本發(fā)明的卷積交錯(cuò)器的方框圖。卷積交錯(cuò)器包括輸入緩沖器21，SRAM22，地址生成單元23，輸出緩沖器24，和控制器25。地址生成單元23還包括基本地址生成器23-1，中間地址轉(zhuǎn)換器23-2，和物理地址變址器23-3。通過(guò)靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器，然而，可以通過(guò)其他類型的存儲(chǔ)器來(lái)替代，以及輸入/輸出數(shù)據(jù)為字節(jié)單元。圖3A是表示根據(jù)從圖2的基本地址生成器23-1生成的基本地址的存儲(chǔ)器變址示意圖，圖3B是表示根據(jù)從圖2的中間地址轉(zhuǎn)換器23-2生成的中間地址的存儲(chǔ)器變址示意圖。圖3A表示圖1中從(I-1)到(I-1)～I(xiàn)-(B-1)的一個(gè)移位寄存器陣列的基本地址的存儲(chǔ)器的地址定位。在該變址圖中，(AV0～10)表示存儲(chǔ)器單元的垂直地址。(MAH0～10)和(LAH0～16)表示水平地址。即，基本水平組地址(LAH表示11個(gè)寄存器組(一個(gè)寄存器組包括17個(gè)順序寄存器)的其中之一，水平單元地址(LAH)表示在基本水平組地址(MAH)選擇的組中的17個(gè)順序寄存器的子位置。根據(jù)圖3A中的基本地址變址，未使用SRAM22的總?cè)萘?，即，僅使用了可能的121(＝11*11)個(gè)組中的66個(gè)寄存器組。在SRAM中剩下存儲(chǔ)潛在的55個(gè)組的空閑存儲(chǔ)器。因此，需要較多的SRAMs或其他存儲(chǔ)器裝置，這樣使數(shù)據(jù)存儲(chǔ)處理無(wú)效并加大硬件的尺寸。圖3B描述根據(jù)本發(fā)明的通過(guò)使用圖2的中間地址轉(zhuǎn)換器23-2生成的中間地址優(yōu)化存儲(chǔ)器使用的變址方法。具有基本水平組地址MAH(6～10)的15個(gè)寄存器組(由a～0表示)變址到來(lái)自基本水平組地址MAH(0～5)的空閑時(shí)隙。圖3A中標(biāo)記的相同字母(a～0)表示進(jìn)入圖3B的15個(gè)組。中間垂直地址(IAV0～10)選擇未使用存儲(chǔ)器的垂直位置，而中間水平組地址(IMAH0～5)和水平單元地址(LAH0～16)選擇水平位置。通過(guò)圖3B所示的存儲(chǔ)器變址，SRAM22僅需要1單元組由17字節(jié)(＝M)構(gòu)成的66個(gè)寄存器組(＝(B-1)×B/2)的最小容量，以便在沒(méi)有未使用的空閑存儲(chǔ)器的情況下高效地實(shí)現(xiàn)卷積交錯(cuò)。圖4是表示圖2的基本地址生成器23-1的詳細(xì)示意圖。該生成器包括第一計(jì)數(shù)器41，第二計(jì)數(shù)器42，第三計(jì)數(shù)器43，累加器44，和模操作器45。圖5A到圖5I為表示圖2所示的卷積交錯(cuò)器操作的定時(shí)圖。這里，圖5A表示字節(jié)時(shí)鐘信號(hào)，圖5B表示輸入到由字節(jié)時(shí)鐘同步的輸入緩沖器21的輸入數(shù)據(jù)流D(K，U)第K周期的第i數(shù)據(jù)。圖5C表示從控制器25到輸入緩沖器21的起動(dòng)信號(hào)IN-ENA，該信號(hào)在監(jiān)控基本垂直信號(hào)AV的12個(gè)時(shí)鐘周期的第一個(gè)時(shí)鐘為低電平，而在剩余11個(gè)時(shí)鐘前半周期具有高電平以及在后半周期具有低電平。圖5D表示來(lái)自輸入緩沖器21的輸出數(shù)據(jù)，其中在輸入緩沖起動(dòng)信號(hào)IN-ENA延遲一個(gè)時(shí)鐘之后，在第一字節(jié)時(shí)鐘的整個(gè)周期期間第一數(shù)據(jù)加載到數(shù)據(jù)總線，在剩余時(shí)鐘的后半周期期間剩余的11個(gè)數(shù)據(jù)加載到數(shù)據(jù)總線。圖5E表示從控制器25到SRAM22的讀起動(dòng)信號(hào)READ，該信號(hào)在監(jiān)控基本垂直信號(hào)AV的第一時(shí)鐘具有高電平，而在剩余11個(gè)時(shí)鐘的前半周期具有低電平以及在后半周期具有高電平。圖5F表示從控制器25到SRAM22的寫入起動(dòng)信號(hào)WRITE，該信號(hào)在監(jiān)控基本垂直信號(hào)AV的第一時(shí)鐘具有高電平，而在剩余11個(gè)時(shí)鐘的前半周期具有高電平以及在后半周期具有低電平。圖5G表示加載到地址總線用于存取SRAM22的地址數(shù)據(jù)。由地址生成單元23提供的物理地址(PA，31)出現(xiàn)在除第一時(shí)鐘之外的每個(gè)時(shí)鐘的整個(gè)周期。圖5H表示加載到數(shù)據(jù)總線的數(shù)據(jù)，數(shù)據(jù)D(K，i)在12個(gè)時(shí)鐘周期的后半周期加載到數(shù)據(jù)總線。根據(jù)物理地址PA從SRAM22讀取的輸出數(shù)據(jù)M(K，i)在剩余11個(gè)時(shí)鐘周期的每個(gè)前半周期期間加載到數(shù)據(jù)總線。圖5I表示來(lái)自輸出緩沖器24的輸出數(shù)據(jù)，直接輸出在第一時(shí)鐘來(lái)自輸入緩沖器21的數(shù)據(jù)。以及相據(jù)其相應(yīng)的時(shí)鐘輸出從SRAM22讀取的剩余數(shù)據(jù)。下面，將詳細(xì)描述根據(jù)本發(fā)明的優(yōu)選實(shí)施例。如圖2所示，輸入緩沖器21鎖存輸入數(shù)據(jù)(以字節(jié))并根據(jù)輸入緩沖器起動(dòng)信號(hào)IN-ENA將輸入數(shù)據(jù)輸出到數(shù)據(jù)總線。數(shù)據(jù)總線上的數(shù)據(jù)根據(jù)由控制器25和地址生成單元23提供的寫入起動(dòng)信號(hào)WRITE中的物理地址(PA，31)存儲(chǔ)在SRAM22的單元。根據(jù)由控制器25和地址生成單元23提供的讀起動(dòng)信號(hào)READ中的物理地址(PA，31)從單元讀取存儲(chǔ)在SRAM22的數(shù)據(jù)，并輸出到數(shù)據(jù)總線。輸出緩沖器24根據(jù)從控制器25提供的輸出緩沖起動(dòng)信號(hào)OUT_ENA鎖存并輸出數(shù)據(jù)總線上的數(shù)據(jù)。在本發(fā)明的優(yōu)選實(shí)施例，在時(shí)鐘的前半周期實(shí)現(xiàn)從SRAM22讀數(shù)據(jù)的操作，在時(shí)鐘的后半周期進(jìn)行將加載到數(shù)據(jù)總線的輸入數(shù)據(jù)存儲(chǔ)到SRAM22的寫入操作?？刂破?5在每個(gè)時(shí)鐘的前半周期根據(jù)從基本地址生成器23-1獲得的基本垂直地址(AV，26)向SRAM22提供讀起動(dòng)信號(hào)READ以及向輸出緩沖器提供輸出緩沖起動(dòng)信號(hào)OUT_ENA。在地址生成單元23，基本地址生成器23-1由復(fù)位信號(hào)復(fù)位，并產(chǎn)生基本垂直地址(AV，26)，基本水平組地址(MAH，27)和水平單元地址(LAH，28)。中間地址轉(zhuǎn)換器23-2將從基本地址生成器23-1獲得的基本垂直地址(AV，26)和基本水平組地址(MAH，27)分別轉(zhuǎn)換為中間垂直地址(IAV，29)和中間水平組地址(IMAH，30)，用于變址垂直端數(shù)目為(B-1)，及水平存儲(chǔ)單元數(shù)目為(B/2×M)的存儲(chǔ)器。在物理地址變址器23-3，提供從中間地址轉(zhuǎn)換器23-2獲得的中間垂直地址(IAV，29)和中間水平組地址(IMAH，30)，以及從基本地址生成器23-1獲得的水平單元地址(LAH，28)，以便獲得存取SRAM22的一維物理地址(PA，31)。卷積交錯(cuò)器在每個(gè)時(shí)鐘的前半周期期間讀取由物理地址(PA，31)指示的，存儲(chǔ)在存儲(chǔ)器的數(shù)據(jù)，并將其輸出到數(shù)據(jù)總線，而在后半周期將當(dāng)前數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器。存儲(chǔ)器地址的物理地址(PA，31)對(duì)于一個(gè)時(shí)鐘是恒定的并指示交錯(cuò)電平(B＝12時(shí)鐘)上相同的基本垂直地址(AV，26)。但是，改變基本水平組地址(MAH，27)和水平單元地址(LAH，28)。存在取決于基本垂直地址(AV，26)的水平組地址(MAH，27)的改變周期?；舅浇M地址(MAH，27)的改變周期具有對(duì)應(yīng)于圖1的移位寄存器長(zhǎng)度的周期性函數(shù)。表1用于描述描述基本水平組地址(MAH，27)的改變周期。[表1]根據(jù)基本垂直地址AV的基本水平組地址MAH的改變周期。</tables></tables>表1表示12時(shí)鐘周期的第一數(shù)據(jù)0(K，0)的基本垂直地址AV＝-1，存儲(chǔ)第二數(shù)據(jù)D(K，1)的AV＝0，以及存儲(chǔ)第三數(shù)據(jù)D(K，2)的AV＝1。在表1中，對(duì)于每個(gè)時(shí)鐘基本垂直地址增加1個(gè)單位，輸出為-1，0，1，…，10，-1，0，1。在輸入12周期的第17，第i數(shù)據(jù)之后(即，在0到16的每個(gè)周期之后水平單元地址LAH再次成為0的時(shí)刻)，基本水平組地址MAH增加1個(gè)單位。因此，根據(jù)基本垂直地址AV和水平單元地址LAH周期性地改變基本水平組地址MAH。詳細(xì)描述了如上所示的用于產(chǎn)生基本垂直地址(AV)，基本水平組地址MAH，和水平單元地址(LAH)的根據(jù)本發(fā)明的基本地址生成器23-1。根據(jù)系統(tǒng)的字節(jié)時(shí)鐘同步以及由復(fù)位信號(hào)復(fù)位的第一計(jì)數(shù)器41從初始值-1以一為單位遞增計(jì)數(shù)0，1，2，…，并在周期的結(jié)束(B＝12)重復(fù)計(jì)數(shù)。第一計(jì)數(shù)器41的計(jì)數(shù)值對(duì)應(yīng)于4比特的基本垂直地址(AV，26)。第二計(jì)數(shù)器42在從第一計(jì)數(shù)器41接收到第一進(jìn)位信號(hào)CARRY1時(shí)從初始值0到16以一為單位開始遞增計(jì)數(shù)，并在17(＝M)時(shí)鐘周期的結(jié)束重復(fù)計(jì)數(shù)。第二計(jì)數(shù)器42的計(jì)數(shù)值對(duì)應(yīng)于5比特的水平單元地址(LAH，28)。類似地，第三計(jì)數(shù)器43在從第二計(jì)數(shù)器42接收到第二進(jìn)位信號(hào)CARRY2時(shí)在27720[＝LCM，1～11(B-1)的全體數(shù)的最小公倍數(shù)]時(shí)鐘周期期間從初始值0到27719開始計(jì)數(shù)。這里，27720是用于在模操作器45產(chǎn)生基本水平組地址的遞歸周期。累加器44將值1加入基本垂直地址(AV，26)，并且模操作器45通過(guò)來(lái)自累加器44的輸出值模操作第三計(jì)數(shù)器43的計(jì)數(shù)值。從模操作器45輸出的值對(duì)應(yīng)于基本水平組地址(MAH，27)。參考圖2，圖中表示的基本地址26，27，和28轉(zhuǎn)換為用于存取SRAM22的一維地址PA。根據(jù)基本垂直地址AV和基本水平組地址MAH，在中間地址轉(zhuǎn)換器23-2通過(guò)利用下面的數(shù)學(xué)表達(dá)式2和3計(jì)算中間垂直地址IAV和中間水平組地址IMAH。[數(shù)學(xué)表達(dá)式2]IAV＝AV，(0≤MAH＜B/2)IAV＝(B-2)-AV，(B/2≤MAH))[數(shù)學(xué)表達(dá)式3]IMAV＝MAV，(0≤MAH＜B/2)IMAV＝(B-1)-MAV，(B/2≤MAH)當(dāng)圖3A中的基本存儲(chǔ)器的組單元，即，a，b，c，…，n，0如圖3B所示移動(dòng)時(shí)，兩維中間垂直地址(IAV，29)和中間水平組地址(IMAH，30)對(duì)應(yīng)于每個(gè)存儲(chǔ)器的地址指示單元。在物理地址變址器23-3，兩維中間垂直地址(IAV，29)和中間水平組地址(IMAH，30)及水平單元地址(IMAH，28)還變址到用于存取圖3B中的中間存儲(chǔ)器的一維物理地址(PA，31)。通過(guò)下面的數(shù)學(xué)表達(dá)式4A和4B描述分配用于垂直或水平掃描圖3B中的存儲(chǔ)器單元陣列的物理地址(PA，31)的規(guī)則。[數(shù)學(xué)表達(dá)式4A]PA＝(IMAH×MAV+LAH)×(B-1)+IAV垂直掃描的地址[數(shù)學(xué)表達(dá)式4B]PA＝(IAV×B/2×M×IMAH)×M+LAH水平掃描的地址通過(guò)眾所周知的累加器和計(jì)算器能夠容易地實(shí)現(xiàn)完成上面數(shù)學(xué)表達(dá)式的中間地址轉(zhuǎn)換器23-2和物理地址變址器23-3。這里，交錯(cuò)電平B和構(gòu)成寄存器組的寄存器數(shù)目M[＝(N/B)；N是構(gòu)成一數(shù)據(jù)流的數(shù)據(jù)的數(shù)目]為預(yù)定的恒定值。控制器25從基本地址生成器23-1接收基本垂直地址(AV，26)以產(chǎn)生用于SRAM22的輸入緩沖起動(dòng)信號(hào)IN-ENA，讀起動(dòng)信號(hào)READ，寫入起動(dòng)信號(hào)WRITE，和輸出緩沖起動(dòng)信號(hào)OUTENA。即，控制器25監(jiān)控基本垂直地址(AV，26)并根據(jù)時(shí)鐘確定交錯(cuò)電平(B＝12)以產(chǎn)生控制信號(hào)。當(dāng)來(lái)自控制器25的控制信號(hào)為有效低電平信號(hào)時(shí)，通過(guò)下面詳細(xì)解釋圖5A到圖5I。當(dāng)數(shù)據(jù)D(K，0)在輸入輸入緩沖器21之前與第一時(shí)鐘同步時(shí)，第一數(shù)據(jù)D(K，0)直接輸出到輸出緩沖器24，繞過(guò)SRAM22。在第二時(shí)鐘期間，在輸入端延遲一個(gè)時(shí)鐘的圖5C中的輸入緩總起動(dòng)信號(hào)IN_ENA指示低電平信號(hào)用于從緩沖器21向數(shù)據(jù)總線輸出圖5B的數(shù)據(jù)。類似地，圖5E的讀起動(dòng)信號(hào)READ和圖5F的寫入起動(dòng)信號(hào)WRITE指示高電平信號(hào)以阻止SRAM22。輸出緩沖起動(dòng)信號(hào)OUT_ENA指示低電平信號(hào)，并且輸出緩沖器24鎖存加載到數(shù)據(jù)總線的第一數(shù)據(jù)D(K，0)，如圖5I所示。除12時(shí)鐘周期的第一數(shù)據(jù)D(K，0)之外，剩余數(shù)據(jù)[D(K，1)～D(K，11)]必須存儲(chǔ)在SRAM22并在一些延遲后輸出。因此，在第三時(shí)鐘的前半周期期間，當(dāng)數(shù)據(jù)D(K，i)在輸入輸入緩沖器21之前同步時(shí)，圖5F的寫起動(dòng)信號(hào)WRITE指示高電平信號(hào)以及圖5E的讀起動(dòng)信號(hào)READ指示低電平信號(hào)用于記取存儲(chǔ)在SRAM22的圖5G的物理地址(PA，31)的已有輸入數(shù)據(jù)M(K，1)。在第三時(shí)鐘的后半周期期間，圖5C的輸入緩沖起動(dòng)信號(hào)IN_ENA指示低電平信號(hào)以將輸入數(shù)據(jù)D(K，1)加載到數(shù)據(jù)總線。圖5E的讀起動(dòng)信號(hào)READ指示高電平信號(hào)以及圖5F的寫起動(dòng)信號(hào)WRITE指示低電平信號(hào)，用于將當(dāng)前數(shù)據(jù)D1存儲(chǔ)在圖5G的物理地址的相同存儲(chǔ)位置。以及在第三時(shí)鐘的前半周期期間，輸出緩沖起動(dòng)信號(hào)OUT_ENA改變?yōu)榈碗娖接糜阪i存來(lái)自加載到圖5H的數(shù)據(jù)總線的SRAM22的已有數(shù)據(jù)M(K，1)。當(dāng)處理第二數(shù)據(jù)D(K，1)和剩余數(shù)據(jù)[D(K，2)～D(K，11)]時(shí)，連續(xù)產(chǎn)生恒定電平的控制信號(hào)，用于控制輸入緩沖器21，SRAM22，和輸出緩沖器24。簡(jiǎn)言之，從輸出緩沖器24直接輸出12時(shí)鐘周期的第一輸入數(shù)據(jù)D(K，0)，繞過(guò)SRAM22。從第二到12時(shí)鐘周期，將數(shù)據(jù)[D(K，1)～D(K，11)]以一預(yù)定延遲根據(jù)由地址生成單元23得到的物理地址(PA，31)存儲(chǔ)在SRAM22。此時(shí)，在一個(gè)時(shí)鐘周期期間存在相同的物理地址(PA，31)的情況下，在每個(gè)時(shí)鐘的前半周期期間輸出存儲(chǔ)在SRAM22的過(guò)去輸入數(shù)據(jù)，以及在每個(gè)時(shí)鐘的后半周期期間將當(dāng)前輸入數(shù)據(jù)存儲(chǔ)在SRAM22。如上所述，根據(jù)本發(fā)明，通過(guò)存取存儲(chǔ)器的中間和物理地址能夠僅利用所需的最小存儲(chǔ)容量(＝B×M×(B-1)/2)字節(jié)實(shí)現(xiàn)更準(zhǔn)確的卷積交錯(cuò)，以及減小硬件的尺寸。盡管結(jié)合目前認(rèn)為最實(shí)用的部分及優(yōu)選實(shí)施例已描述了本發(fā)明，應(yīng)該理解本發(fā)明不限于公開的實(shí)施例，相反，本發(fā)明意在覆蓋包括在所附權(quán)利要求書的精神和范圍內(nèi)的各種修改和等效的布置。權(quán)利要求1.一種用于交錯(cuò)由N個(gè)數(shù)據(jù)構(gòu)成具有交錯(cuò)電平B的數(shù)據(jù)流以隨機(jī)化該數(shù)據(jù)流而糾錯(cuò)的卷積交錯(cuò)器，其特征在于包括一個(gè)輸入裝置，用于分別在第一時(shí)鐘周期期間輸入該數(shù)據(jù)流并輸出交錯(cuò)電平的第一輸入數(shù)據(jù)以及在第二到第B時(shí)鐘的前半周期期間保留交錯(cuò)電平的B-1個(gè)輸入數(shù)據(jù)；一個(gè)存儲(chǔ)器，具有垂直端為B-1及水平長(zhǎng)度為(B/2)×M單元的一個(gè)中間存儲(chǔ)器，B-1個(gè)垂直端及(B/2)×M單元存儲(chǔ)交錯(cuò)電平的第二數(shù)據(jù)和第B數(shù)據(jù)的一部分，(B/2)×M單元存儲(chǔ)交錯(cuò)電平的第三數(shù)據(jù)和第B-1數(shù)據(jù)的一部分，…，(B/2)×M單元分別存儲(chǔ)連續(xù)沿垂直向定位的交錯(cuò)電平的剩余第B數(shù)據(jù)，(這里，M＝N/B)；一個(gè)地址生成裝置，用于將垂直端的數(shù)目為B-1及水平長(zhǎng)度為(B-1)×M單元的基本存儲(chǔ)器變換為所述中間存儲(chǔ)器以生成用于存取所述中間存儲(chǔ)器的物理地址；一個(gè)輸出裝置，用于分別在第一時(shí)鐘周期期間從所述輸入裝置輸出數(shù)據(jù)以及在第二到第B時(shí)鐘的每一個(gè)期間從所述存儲(chǔ)器輸出數(shù)據(jù)；和一個(gè)控制器，用于從所述地址生成裝置接收基本垂直地址并產(chǎn)生用于控制所述輸入裝置，所述輸出裝置，和所述存儲(chǔ)器的多個(gè)控制信號(hào)。2.根據(jù)權(quán)利要求1所述的卷積交錯(cuò)器，其特征在于所述地址生成裝置包括一個(gè)基本地址生成器，用于生成存取所述基本存儲(chǔ)器的基本垂直地址，基本水平組地址和水平單元地址；一個(gè)中間地址轉(zhuǎn)換器，用于將所述基本垂直地址和所述基本水平組地址轉(zhuǎn)換為存取所述中間存儲(chǔ)器的中間垂直地址和中間水平組地址，通過(guò)將所述基本存儲(chǔ)器占用的位置實(shí)際上移到存儲(chǔ)器的空閑位置形成中間存儲(chǔ)器；和一個(gè)物理地址變址器，用于使用中間垂直地址，中間水平組地址，和水平單元地址生成物理地址。3.根據(jù)權(quán)利要求2所述的卷積交錯(cuò)器，其特征在于所述基本地址生成器包括第一計(jì)數(shù)器，與一字節(jié)時(shí)鐘同步，用于通過(guò)遞增1從初始值-1到B-2重復(fù)計(jì)數(shù)并輸出計(jì)數(shù)值為基本垂直地址；第二計(jì)數(shù)器，用于通過(guò)來(lái)自所述第一計(jì)數(shù)器的第一進(jìn)位信號(hào)初始化計(jì)數(shù)，從初始值0到M-1遞增1重復(fù)計(jì)數(shù)并輸出計(jì)數(shù)值為水平單元地址；第三計(jì)數(shù)器，用于通過(guò)來(lái)自所述第二計(jì)數(shù)器的第二進(jìn)位信號(hào)初始化計(jì)數(shù)，從初始值0到LCM垂直計(jì)數(shù)，這里L(fēng)CM是1～(B-1)的全體數(shù)的最小公倍數(shù)，并輸出計(jì)數(shù)值作為遞歸周期以產(chǎn)生基本水平組地址；一個(gè)累加器，用于將1增加到所述基本垂直地址；和一個(gè)模操作器，用于使用所述累加器的輸出值模操作來(lái)自所述第三計(jì)數(shù)器的計(jì)數(shù)值并輸出獲得的值作為基本水平組地址。4.根據(jù)權(quán)利要求1所述的卷積交錯(cuò)器，其特征在于當(dāng)在每個(gè)時(shí)鐘的前半周期期間所述存儲(chǔ)器讀取存儲(chǔ)在對(duì)應(yīng)于物理地址的存儲(chǔ)器位置的前數(shù)據(jù)并在每個(gè)時(shí)鐘的后半周期期間將來(lái)自所述輸入裝置的當(dāng)前輸入數(shù)據(jù)存儲(chǔ)到對(duì)應(yīng)于該物理地址的相同存儲(chǔ)器位置時(shí)，在一個(gè)時(shí)周期期間保持所述物理地址。5.一種用于生成交錯(cuò)由N個(gè)數(shù)據(jù)構(gòu)成具有交錯(cuò)電平B的存儲(chǔ)器地址的方法，其特征在于包括步驟(a)禁止在交錯(cuò)電平的第一時(shí)鐘內(nèi)存取存儲(chǔ)器的B周期第一數(shù)據(jù)；(b)生成在具有B-1個(gè)垂直端和(B-1)×M個(gè)水平長(zhǎng)度單元的基本存儲(chǔ)器選擇(B-1)個(gè)垂直端的其中之一的基本垂直地址以延遲除B周期的第一數(shù)據(jù)之外的剩余數(shù)據(jù)，在基本存儲(chǔ)器中選擇(B-1)個(gè)水平組的其中之一的基本水平組地址，和在基本存儲(chǔ)器的一個(gè)水平組中選擇M數(shù)目的其中之一的水平單元地址；(c)將所述(b)步驟中的基本垂直地址轉(zhuǎn)換為選擇具有B-1個(gè)垂直端和(B-1)×M水平長(zhǎng)度單元的中間存儲(chǔ)器的(B-1)個(gè)垂直端的其中之一的中間垂直地址，以及將所述(b)步驟中的基本水平組地址轉(zhuǎn)換為選擇所述中間存儲(chǔ)器的(B/2)個(gè)水平組的其中一的中間水平組地址；(d)通過(guò)利用所述(c)步驟中的中間垂直地址和中間水平組地址，以及所述(b)步驟中的水平單元地址生成存取所述中間存儲(chǔ)器的物理地址；和(e)當(dāng)在時(shí)鐘的半周期期間讀數(shù)據(jù)以及在時(shí)鐘的后半周期期間寫入數(shù)據(jù)時(shí)，在一時(shí)鐘周期期間保持所述(d)步驟中的所述物理地址。6.根據(jù)權(quán)利要求5所述的生成存儲(chǔ)器地址的方法，其特征在于在所述步驟(b)，通過(guò)從初始值-1到B-2重復(fù)計(jì)數(shù)生成基本垂直地址，通過(guò)從初始值0到M-1重復(fù)計(jì)數(shù)生成水平單元地址，以及通過(guò)使用將1增加到基本垂直地址所獲得的值模操作從初始值0到LCM重復(fù)計(jì)數(shù)獲得的計(jì)數(shù)值生成基本水平組地址，這里L(fēng)CM是1～(B-1)全體數(shù)的最小公倍數(shù)。7.根據(jù)權(quán)利要求5所述的生成存儲(chǔ)器地址的方法，其特征在于在所述(c)步驟，當(dāng)基本水平組地址為0≤MAH＜B/2時(shí)中間垂直地址為IAV＝AV，而當(dāng)B/2≤MAH時(shí)轉(zhuǎn)換為IAV＝(B-2)-AV，當(dāng)基本水平組地址為0≤MAH-B/2時(shí)中間水平組地址為IMAH＝MAH，而當(dāng)B/2≤MAH時(shí)轉(zhuǎn)換為IMAH＝(B-1)-MAH。8.根據(jù)權(quán)利要求5所述的生成存儲(chǔ)器的地址的方法，其特征在于在所述(d)步驟，當(dāng)沿垂直方向掃描中間存儲(chǔ)器時(shí)物理地址PA＝(IMAH×M+LAH)×(B-1)+IAV，而沿水平方向掃描中間存儲(chǔ)器時(shí)物理地址變換為PA＝(IAV×B/2×M+IMAH)×M+LAH。全文摘要一種用于交錯(cuò)由N個(gè)數(shù)據(jù)構(gòu)成具有預(yù)定交錯(cuò)電平B的數(shù)據(jù)流以隨機(jī)化該數(shù)據(jù)流而糾錯(cuò)的卷積交錯(cuò)器,包括:輸入緩沖器;存儲(chǔ)器;地址生成單元;輸出緩沖器;和控制器,并公開一種生成存儲(chǔ)器地址的方法。在生成存儲(chǔ)器地址的方法中,垂直端數(shù)目為B－1和水平長(zhǎng)度為(B－1)×M單元的基本存儲(chǔ)器變換為垂直端數(shù)目為B－1和水平長(zhǎng)度為(B/2)×M單元的中間存儲(chǔ)器,并生成存取中間存儲(chǔ)器的物理地址。文檔編號(hào)H03M13/27GK1179651SQ97117190公開日1998年4月22日申請(qǐng)日期1997年7月2日優(yōu)先權(quán)日1996年7月1日發(fā)明者權(quán)五相申請(qǐng)人:大宇電子株式會(huì)社