專利名稱：小幅度信號(hào)輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于小幅度信號(hào)輸出電路，更具體而言，是關(guān)于通過傳輸在集成電路之間傳送邏輯信號(hào)的小幅度信號(hào)輸出電路。
一些輸出電路被使用作為通過傳輸路經(jīng)例如總線在兩個(gè)或多個(gè)集成電路之間傳送信號(hào)的信號(hào)傳送裝置，當(dāng)邏輯信號(hào)從輸出電路被傳輸時(shí)，邏輯信號(hào)被假設(shè)為邏輯值高電平或低電平。依此，在集成電路的輸出電路內(nèi)實(shí)質(zhì)上存在著輸入端，用以從集成電路的內(nèi)電路接收內(nèi)部邏輯信號(hào)，和輸出端，用以傳送內(nèi)部邏輯信號(hào)到其它集成電路。
雖然絕大部分通常的傳送信號(hào)所具有的幅度接近施加到集成電路的電源電位，但近年來用于傳輸?shù)男盘?hào)幅度已經(jīng)被減小，例如，在通常傳送信號(hào)的CMOS接口的情況下，信號(hào)幅度是實(shí)質(zhì)上等于電源電位例如約為5V或約為3V，在另一方面，最近的傳送信號(hào)具有較小的幅度，例如在低電壓差分信號(hào)(LVDS)接口中使用，信號(hào)幅度約為0.3V。減小信號(hào)幅度的原因是，在信號(hào)傳輸時(shí)，減少幅度具有傳送速度高，功耗小和低噪音的優(yōu)點(diǎn)，這就要求能完成較高速度和較低功耗為基本目標(biāo)的集成電路具有的輸出電路能夠輸出較低幅度的信號(hào)。一些建議已經(jīng)提出作為輸出低幅度信號(hào)的裝置，下面就是其中的例子。
參看的

圖1示出個(gè)偽發(fā)射極耦合邏輯接口(PECL接口)作為第一個(gè)通常的輸出電路，這是低幅度接口的典型實(shí)例，該輸出電路包括具有連接到正電位電源線VDD的源極，連接到輸出低幅度信號(hào)的輸出端OUT1的漏極和連接到輸入端IN1的柵極的PMOS晶體管M11；具有連接到晶體管M11的漏極的漏極，連接到晶體管M11的柵極的柵極，和連接到地電位的源線VSS的源極的晶體管M12；具有連接到輸出端OUT1的第一端和連接到端電源VTT的第2端的電阻RTT1。
一般而言，正電位從集成電路的外側(cè)的提供到電源線VDD和源線VSS接地，在其它的情況下源線VDD接地，和負(fù)電位提供到源線VSS。端電阻RTT1的值和端電源電位VTT一般指定為標(biāo)準(zhǔn)，其中前者大約為50Ω，而后者從電源電位VDD中減去約2V而獲得。
在運(yùn)行中，當(dāng)接近電源線VDD的電位的高電平電位提供到輸入端IN1時(shí)，晶體管M11截止和晶體管M12導(dǎo)通，這樣，從端電源VTT通過端電阻RTT1和晶體管M12到源線VSS形成電流通路。在這一級(jí)的輸出端OUT1的低電位VOL可以表示為VOL＝VTT-{(VTT-VSS)×RTT}/(RTT+RONN)…(1)這里，VTT，VSS，RTT和RONN分別表示VTT電源電位，源線VSS電位，電阻器RTT的電阻和NMOS晶體管M12的導(dǎo)通電阻。
當(dāng)接近電源線VSS的電位VSS的低電平電位提供給輸入端IN時(shí)，晶體管M11導(dǎo)通和晶體管M12截止。這樣，從源線VDD通過晶體管M11和端電阻RTT1到端點(diǎn)源VTT形成電流通路。在該極的輸出端OUT1的高電平電位VOH被表示為VOH＝VTT+{(VDD-VTT)×RTT}/(RTT+RONP)…(2)這里RONP表示PMOS晶體管M11的導(dǎo)通電阻。
為個(gè)實(shí)際計(jì)算輸出OUT1的高電平VOH和低電平VOL的值和相對(duì)輸出信號(hào)幅度(VOH-VOL)，在表達(dá)式或公式(1)和(2)中的每一個(gè)變量設(shè)置如下VDD＝3V，VSS＝0V，VTT＝1.5V，RTT＝50Ω，RONN＝200Ω，RONP＝200Ω。
在上述值替代表達(dá)式(1)和(2)中的變量時(shí)，輸出OUT的高電平VOH和低電平VOL被計(jì)算如下VOH＝1.8V……(3)VOL＝1.2V……(4)這樣，輸出信號(hào)幅度被計(jì)算如下VOH-VOL＝0.6V……(5)通常輸出電路具有如下特點(diǎn)，通過選取在集成電路內(nèi)的晶體管元件的尺寸而調(diào)節(jié)選取RONP和RONN的導(dǎo)通電阻以獲得希望的小信號(hào)幅度，該幅度還依賴電源電位VDD，VSS，VTT和事先指定的端電阻RTT。
由于第一通常輸出電路具有單信號(hào)輸送的單個(gè)輸出端，它通常被稱為單相傳送系統(tǒng)。
作為具有低信號(hào)幅度接口另一個(gè)傳送系統(tǒng)，所謂的差分傳送系統(tǒng)也被使用，它從各自的輸出端輸出一對(duì)傳送信號(hào)，在差分傳輸系統(tǒng)內(nèi)的一對(duì)傳送信號(hào)具有如下特點(diǎn)，一對(duì)信號(hào)的相位彼此相反和具有相等的高電平和低電平電位，和單相位傳輸系統(tǒng)相比，在差分傳送系統(tǒng)內(nèi)的相反的相位方案提供了兩倍的動(dòng)態(tài)范圍。進(jìn)而，它具有這樣的優(yōu)點(diǎn)，在電源電位內(nèi)的噪音的影響和電磁感應(yīng)的影響能被減少，從這樣的優(yōu)點(diǎn)來看，差分傳輸系統(tǒng)被用于高速和高可靠性的傳送。一些關(guān)于在差分傳送系統(tǒng)傳送差分信號(hào)的輸出電路的建議已經(jīng)被提出，下述是關(guān)于它們的一實(shí)例。
圖2示出了LVDS接口的第2通常輸出電路做為差分傳送系統(tǒng)，其中類似的構(gòu)成元件用類似在圖1中所用的參考符號(hào)表示。該輸出電路包括第一輸出部分11具有晶體管M11和M12，端部晶體管RTT1，輸入端IN1和輸出端OUT1，這些和第一通常輸出電路相同；和第2輸出部分12具有的構(gòu)成元件類似于第1輸出部分11的構(gòu)成元件，特別是，第2輸出部分12具有PMOS晶體管M21，它的源極連接到正電位電源線VDD，它的漏極連接到輸出端OUT2和柵極連接到輸入端IN2；NMOS晶體管M22，它的漏極連接到晶體管M21的漏極，它的柵極連接到晶體管M21的柵極，它的源極連接到接地電位的源線VSS；和端電阻RTT2，它的第一端連接到輸出OUT2和它的第2端連接到端電源VTT。
端電阻RTT1和RTT2的值和端電源電壓VTT一般指定為標(biāo)準(zhǔn)，其中RTT1和RTT2被設(shè)置大約為45到65Ω和VTT被設(shè)置約為1.1V至1.4V。
在操作時(shí)，接近電源線VDD的電位VDD的高電平電位施加到輸入端IN1，和在同時(shí)，接近源線VSS的電位VSS的低電位被施加到輸入端IN2，晶體管M12和M21導(dǎo)通，晶體管M11和M22截止。從源線VDD通過晶體管M21和端電阻RTT2到端源VTT形成電流通路，從端源VTT經(jīng)過端電阻RTT1和晶體管M12到源線VSS形成另一個(gè)電流通路。依此，輸出端OUT1提供低電平信號(hào)和輸出端OUT2提供高電平信號(hào)。通過以前上述的表達(dá)式(1)和(2)給出高電平信號(hào)電位VOH和低電平信號(hào)電位VOL。
當(dāng)接近源線VSS的電位VSS的低電平電位施加到輸入端IN1，和在同一個(gè)時(shí)刻，接近源線VDD的電位VDD的高電位施加到輸入端IN2，晶體管M11和M22導(dǎo)通，晶體管M12和M21截止。這樣，從源線VDD通過晶體管M11和端電阻RTT1到端源VTT形成電流通路，從端源VTT經(jīng)過端電阻RTT2和晶體管M22到源線VSS形成另一個(gè)電流通路。依此，；輸出端OUT1提供高電平信號(hào)和輸出端OUT2提供低電平信號(hào)。
如上所述，在差分輸出系統(tǒng)的第2通常輸出電路中為輸出信號(hào)電位產(chǎn)生高電平和低電平的技術(shù)類似于單相系統(tǒng)的第1通常輸出電路的情況。這樣，如果在表達(dá)式(1)和(2)的變量在兩個(gè)電路中相同，高電平信號(hào)VOH和低電平信號(hào)VOL等于上述數(shù)字值(3)，(4)和(5)。通過選取基于在集成電路內(nèi)的晶體管的尺寸和而受控制的PMOS晶體管M11和M21的導(dǎo)通電阻RONP或NMOS晶體管M12和M22的RONN，類似于第1通常輸出電路，在第2通常的輸出電路中獲得希望的小幅度信號(hào)是可能的，該小幅度信號(hào)還取決于電源電位VDD，VSS和VTT，和事先指定的電阻RTT1和RTT2。
雖然兩個(gè)通常的輸出電路具有上述的優(yōu)點(diǎn)，但也存在著輸出信號(hào)幅度變化相當(dāng)大的問題。
近而，下面3個(gè)因素使得導(dǎo)通電阻RONP和RONN發(fā)生變化，基于這些變化第1通常輸出電路的輸出信號(hào)的高電平電壓VOH和低電平電壓受到控制。
第一個(gè)因素是MOS晶體管的制造過程變化的影響。制造過程包括了影響構(gòu)成輸出電路的晶體管元件的變化的各種因素。例如MOS晶體管的導(dǎo)通電阻的變化一般約為±10％到±20％，這取決晶體管的形狀。
第2個(gè)因素是環(huán)境溫度的影響，其中配有集成電路的電設(shè)備在各種環(huán)境下被使用。MOS晶體管的導(dǎo)通電阻變化著，特別是隨著環(huán)境溫度的變化在100℃的溫度范圍內(nèi)變化一般到達(dá)±8％到±16％。
第3個(gè)因素是電源電位變化的影響。除了外部電源自己本身變化以外，由于電源線的電位損失以外也使從集成電路外面提供的電源電位發(fā)生變化，MOS晶體管的導(dǎo)通電阻隨著輸入電壓的變化而變化例如，相應(yīng)電源電位變化±10％而變化范圍大約±10％到±15％。
這樣，當(dāng)考慮上述的所有3個(gè)因素時(shí)，MOS晶體管的導(dǎo)通電阻的變化一般約為±28％至51％。由這3個(gè)因素形成的變化產(chǎn)生高電平VOH，低電平VOL和信號(hào)幅度如下VOH＝1.713V至2.007V (6)VOL＝0.993V至1.287V (7)VOH-VOL＝0.426V至1.014V (8)信號(hào)幅度VOH-VOL的變化是當(dāng)這3個(gè)因素不考慮從表達(dá)式(3)中計(jì)算的MOS晶體的管的導(dǎo)通電阻的信號(hào)幅度，即0.6V的情況下的1.7倍。輸出信號(hào)幅度的變化特別是在較高方向變化的情況減少或取消了前述小信號(hào)幅度傳送的變化。
小節(jié)一下，第一和第二通常的輸出電路具有要被解決的信號(hào)幅度大變化的問題，這在信號(hào)傳輸過程中造成個(gè)減少傳輸速度，增加功耗和增加了噪音。
本發(fā)明的目標(biāo)是提供一輸出電路，它能在信號(hào)傳輸過程中抑制輸出信號(hào)幅度的變化，增加傳送速度，減少功率和噪音。
本發(fā)明提供小幅度信號(hào)輸出電路包括第一輸出部分，用于接收第一邏輯信號(hào)以通過第一輸出端輸出第一輸出信號(hào)；第一電平讀出電路，基于第一輸出電壓的變化讀出第一輸出端的第一輸出電壓的變化以輸出第一電平變化信號(hào)；和電平控制電路，響應(yīng)第一電平變化信號(hào)并以第一輸出電壓變化的相應(yīng)量抑制第一輸出電壓的變化。
依照本發(fā)明，從輸出電路提供的輸出信號(hào)的信號(hào)幅度的變化，通過第一電平讀出電路的反饋功能和電平控制電路加以抑制，以此在信號(hào)傳輸時(shí)抑制傳送速度的減少，抑制功耗增加和噪音增加。
參照附圖和通過描述使發(fā)明的上述和其它目標(biāo)優(yōu)點(diǎn)變得更加明顯。
圖1是第一通常輸出電路的電路圖；圖2是第二通常輸出電路的電路圖；圖3是依照本發(fā)明第一實(shí)施例的輸出電路的電路圖；圖4是圖3輸出電路和通常輸出電路的信號(hào)定時(shí)圖；圖5是依照本發(fā)明第二實(shí)施例的輸出電路的電路圖；圖6是依照本發(fā)明第三實(shí)施例的輸出電路的電路圖；圖7是依照本發(fā)明第四實(shí)施例的輸出電路的電路圖；圖8是圖7的輸出電路的信號(hào)定時(shí)圖；和圖9是從圖3所示電平讀出電路修改的電平讀出電路的電路圖。
現(xiàn)在本發(fā)明參照附圖更詳細(xì)地加以描述，其中在整個(gè)圖中，類似的構(gòu)成元件由相同的或類似的標(biāo)號(hào)加以指定。
參照?qǐng)D3示出了依照本發(fā)明第一實(shí)施例的輸出電路的電路圖，輸出電路包括具有PMOS晶體管M11和M12的輸出部分11，端電阻RTT1，輸入端IN1和輸出端OUT1，它們均類似第一通常輸出電路中的那些部件，近而，輸出電路包括電平讀出電路13，用于檢測(cè)輸出端OUT1的電壓電平的變化，和電平控制電路15，通過由電平讀出電路13檢測(cè)出的電壓電平的變化控制輸出電壓電平。
電平讀出電路13包括其柵極連接到輸出端OUT1的NMOS晶體管M31和其柵極漏極連接到一塊作為二極管連接并連到晶體管M31的漏極和其源極連接到電源線VSS的NMOS晶體管M32。
電平控制電路15包括其集電極連接到電源線VDD，其基極連接到電平讀出電路13內(nèi)的晶體管M31的漏極和其發(fā)射極連接在輸出部分11內(nèi)的晶體管M11的源極的NPN雙極型晶體管M51；和其第一端連接晶體管M51的基極和其第二端連接到電源線VDD的電阻R51。
在操作時(shí)，輸出電路抑制其輸出信號(hào)高電平電壓VOH的變化，特別是，當(dāng)接近電源線VSS的電位的具有此電位的低電平信號(hào)施加到輸入端IN時(shí)，輸出電路11的晶體管M11和M12分別導(dǎo)通和截止，電平控制電路15的晶體管M51是導(dǎo)通。這樣，從源線VDD通過晶體管M51，晶體管M11和端電阻RTT1到端源線VTT形成電流通路。在該極的輸出端的高電壓VOH可以表示為VOH＝VTT+{(VDD-VTT)×RTT}/(RTT+RONB+RONP)……(9)這里RONB表示晶體管M51的導(dǎo)通電阻。
假定晶體管M11的導(dǎo)通電阻RONP通過前述3因素即制造過程的變化和環(huán)境溫度和/或電源電位的變化的影響變化了較小的值，升高了輸出信號(hào)的高電平VOH，電平讀出電路13的晶體管M31和M32從晶體管M31通過晶體管M32到源線VSS增加了導(dǎo)通電流的流動(dòng)。在該極的電流是基于輸出信號(hào)高電平VOH變化而改變的連續(xù)電流，和被表示為I31＝0.5×μ×CO×W/L×(VGS-VTN31)2……(10)其中I31，μ，CO，W，L，VGS和VTN31分別表示流經(jīng)晶體管M31的電流，晶體管M31的載流子遷移率，在晶體管M31的柵極和溝道之間的每單位面積的電容，晶體管M31的柵極寬度，晶體管M31的柵極長(zhǎng)度，晶體管M31的柵源電壓和晶體管M31的閥值電壓。
該連續(xù)電流I31在電平控制電路15的電阻R51的兩端產(chǎn)生電壓降，該電阻在此起電流/電壓轉(zhuǎn)換器的作用，在電阻R51的兩端呈現(xiàn)的電壓降VR51提供給晶體管M51的基極，該晶體管M51起著輸出電平控制器的作用和被表示為
VR51＝I31×R51 (11)這里R51表示電阻R51的電阻。
流經(jīng)晶體管M31的電流的增加降低了電平控制電路15的晶體管M51的基極發(fā)射電壓，它提供電壓降到輸出電路11的晶體管M11的源極。晶體管M11的導(dǎo)通電阻RONP11被表示為RONP11＝1/{μ×CO×W/L×(VGS-VTP11)} (12)這里VTP11表示晶體管M11的閥值電壓，在這種情況下，晶體管M11的源極電位降落增加了晶體管M11的導(dǎo)通電阻RONP11，從而抵消了晶體管M11的導(dǎo)通電阻的最初減少以維持高電平電壓VOH的設(shè)計(jì)值，正如從等式(2)所理解的。
這樣，如果晶體管M11的導(dǎo)通電阻RONP由于3個(gè)因素造成的變化而減小，由于輸出電路的反饋功能使得抑制輸出信號(hào)的高電平VOH的上升成為可能。進(jìn)而，通過選取在電平讀出電路13的電流變化因子和在電平控制電路15的電流/電壓轉(zhuǎn)換器內(nèi)的電壓轉(zhuǎn)換系數(shù)到希望的值，使得控制高電平電壓VOH成為可能。特別是，通過變化晶體M31的柵極的寬(W)和/或長(zhǎng)度(L)很容易地實(shí)現(xiàn)電流變化因子的控制，通過變化電阻R51很容易實(shí)現(xiàn)電壓轉(zhuǎn)換系數(shù)的控制。
參看通過模擬獲得的圖4的信號(hào)定時(shí)圖，本實(shí)施例的輸出端OUT1的波形“A”是在影響晶體管M11的三個(gè)因素均被考慮進(jìn)去時(shí)示出的，與和三個(gè)因素沒有考慮進(jìn)去的理想波形“B”相比較，和當(dāng)三個(gè)因素都被考慮進(jìn)去時(shí)的第一通常輸出電路的波形“C”相比較。如圖所示，在三個(gè)因素影響第一通常輸出電路的波形“C”的情況下輸出信號(hào)的高電平VOH上升了約43％，而在本實(shí)施例的波形“A”中輸出信號(hào)的高電平VOH被抑制到7％。
參考的圖5示出了依本發(fā)明的第二實(shí)施例的輸出電路的電路圖，本實(shí)施例輸出電路類似于一實(shí)施例，除了輸出電路包括電平讀出電路13A，以取代圖3的電平讀出電路13，它包括其柵極連接到輸出端OUT1的PMOS晶體管M33，漏極和柵極連在一塊作為二極管連接并且連到晶體管M33的漏極和其源極連到電源VDD的PMOS晶體管M34；替代圖3的電平控制電路15的電平控制電路15A包括PNP雙極型晶體管M52，它的集電極，基極和發(fā)射極分別連到電源VSS，電平讀出電路13A的晶體管的漏極和輸出部分11的晶體管M11的源極，和其第一端連接到晶體管M52的基極和第二端連接到源線VSS的電阻R52。
在操作時(shí)，本實(shí)施例的輸出電路抑制輸出信號(hào)的低電平VOL的變化。特別是，當(dāng)具有電位接近源線VDD的高電平信號(hào)提供給輸入端IN時(shí)，輸出電路11的晶體管M11和M12分別截止和導(dǎo)通，電平控制電路15A的晶體管M52導(dǎo)通。這樣，從源線VTT經(jīng)過晶體管M52，晶體管M12和端電阻RTT1到電源線VSS形成電流通路，在該階段的輸出端的低電平VOL表示為VOL＝VTT-{(VTT-VSS)×RTT}/(RTT+RONC+RONN)……(13)這里RONC表示晶體管M52的導(dǎo)通電阻。
類似于第一實(shí)施例，當(dāng)晶體管M12的導(dǎo)通電阻RONN由于三個(gè)因素的影響變化為較低的值以降低輸出信號(hào)的低電平電壓VOL時(shí)，電平讀出電路13A的晶體管M33和M34增加了從電源線VDD通過電平讀出電路的晶體管M33的漏極到晶體管M34的導(dǎo)通電流的流過，假設(shè)晶體管M33的載流子遷移率，柵極寬度，柵極長(zhǎng)度，柵極和溝道之間的單位面積的電容，柵一源電壓和晶體管M33的閥值電壓分別表示為μ，W，L，CO，VGS和VTP33，在該極的電流I33是基于輸出信號(hào)低電平VOL的變化而變化的連續(xù)電流和被表示為I33＝0.5×μ×COXW/L×(VGS-VTP33)2……(14)從晶體管M33的漏極通過電平控制電路15A的電阻R52到電源線VSS流過的電流I33由于輸出電壓VOL的減少而增加。在電阻R52兩端產(chǎn)生的連續(xù)電位降落施加到晶體管M52的基極，集電極-基極電壓VR52表示為VR52＝I33XR52(15)這里R52表示電阻R52的阻值。
電流I33的增加增加了電平控制電路15A的晶體管M52的基極電壓，它增加了晶體管M52的發(fā)射極電壓以提高晶體管M12的源極電位，晶體管M12的導(dǎo)通電阻RONN12被表示為RONN12＝1/{μ×CO×W/L×(VGS-VTN12)}……(16)這里VTN12表示晶體管M12的閥值電壓。
在這種情況下，晶體管M12的源極電位的上升降低了柵-源電壓VGS。作為結(jié)果，從表達(dá)式(16)的理解來看，晶體管M12的導(dǎo)通電阻RONN12的增加抵消了最初導(dǎo)通電阻的減少。近而，從表達(dá)式(1)可以理解，晶體管M12的導(dǎo)通電阻RONN12抬高了輸出信號(hào)的低電平VOL。
這樣，盡管晶體管M12的導(dǎo)通電阻RONN12減少了，由于輸出電路的反饋功能，這依然可以抑制輸出信號(hào)的低電平電壓VOL的降落。進(jìn)而，通過選取電平讀出電路13A的電流變化因子和電平控制電路15A的電流/電壓轉(zhuǎn)換器的電壓轉(zhuǎn)換系數(shù)為希望的值，這就可能控制低電平VOL。特別是，通過改變晶體管M33的柵極寬度和/或長(zhǎng)度可以容易地實(shí)現(xiàn)控制電流變化因子，通過改變電阻R52的阻值可以容易地實(shí)現(xiàn)電壓轉(zhuǎn)換系數(shù)的控制。
參考的圖6示出了依本發(fā)明第三實(shí)施例的輸出電路的電路圖，本發(fā)明的輸出電路包括第一實(shí)施例和第二實(shí)施例兩者的構(gòu)成元件。特別是，本實(shí)施例的輸出電路包括輸出部分11，它具有晶體管M11和M12，用于響應(yīng)通過輸入端IN1提供的輸入以從輸出端OUT1傳送輸出信號(hào)，電平讀出電路13，它具有晶體管M31和M32，用于在OUT1讀出輸出電壓，電平讀出電路13A，它具有晶體管M33和M34，用于在OUT1讀出輸出電壓，電平控制電路15，它具有晶體管M51和電阻R51，用以響應(yīng)電平讀出電路13的電流，和電平控制電路15A，它具有晶體管M52和電阻R52，以響應(yīng)電平讀出電路13A的電流。
在操作時(shí)，本實(shí)施例的輸出電路抑制輸出信號(hào)的高電平電壓VOH和低電平電壓VOL的變化，特別是，當(dāng)具有的電位接近電源線VSS的低電平信號(hào)提供給輸入端IN時(shí)，類似第一實(shí)施例操作的受到電平讀出電路13和電平控制電路15的作用的影響以抑制輸出信號(hào)高電平VOH的變化。進(jìn)而，當(dāng)具有的電位接近VDD的高電平信號(hào)提供給輸入端IN時(shí)，類似第二實(shí)施例的操作受到電平讀出電路13A和電平控制電路15A作用的影響以抑制輸出信號(hào)的低電平VOL的改變。
參考的圖7示出了依本發(fā)明第四實(shí)施例的輸出電路的電路圖，在第一實(shí)施例示出的配置應(yīng)用到本實(shí)施例的差分傳送系統(tǒng)。除了第一實(shí)施例的構(gòu)成元件(輸出部分11，電平讀出電路13和電平控制電路15)以外，本實(shí)施例的輸出電路還包括輸出部分12，它包括其源極連接到正電位的電源線VDD，其漏極連接到輸出端OUT2，其柵極連接到輸入端IN2的PMOS晶體管M21，和其漏極連接到晶體管M21的漏極，其柵極連接到晶體管M21的柵極和源極連接到地電位的電源線VSS的NMOS晶體管M22和第一端連接到輸出端OUT2和第二端連接到到端電源VTT的端電阻OUT2；和電平讀出電路具有共漏極連接到電平控制電路的晶體管M51的發(fā)射極和其柵極連接到輸出端OUT1的NMOS晶體管M41，和其漏極和其柵極連接在一塊并接到晶體管M41的漏極和其源極連接到電源線VSS的NMOS晶體管M42。
正如所注意的，作為差分傳送系統(tǒng)完成的本實(shí)施例的輸出電路包括一對(duì)輸入端IN1和IN2和一對(duì)輸出端OUT1和OUT2。在這個(gè)配置中，連接一對(duì)輸入端IN1和輸出端OUT1的輸出部分11，電平讀出電路13和電平控制電路15類似于作為單相傳送系統(tǒng)實(shí)現(xiàn)的第一實(shí)施例的部件。連接一對(duì)輸入端IN2和輸出端OUT2的輸出部分12和電平讀出電路14也類似于在圖3中示出的部件。
依此，本實(shí)施例的操作和優(yōu)點(diǎn)類似于第一實(shí)施例的部件，即輸出部分11和12，電平讀出部分13和14和電平控制電路15。值得注意的是，從簡(jiǎn)化輸出電路的觀點(diǎn)出發(fā)這里僅提供了單個(gè)電平控制電路15。然而，在本實(shí)施例中提供一對(duì)電平控制電路是可能的，這在操作和優(yōu)點(diǎn)上比單個(gè)電平控制電路15改進(jìn)了一點(diǎn)。
圖8是模擬本實(shí)施例獲得的信號(hào)定時(shí)圖，當(dāng)在晶體管M11和M21的三個(gè)因素均被考慮進(jìn)去時(shí)示出的本實(shí)施例各自輸出端OUT1和OUT2的波形“A1”和“A2”，并和當(dāng)三個(gè)因素均不被考慮得出的理想波形“B1”和“B2”相比較，及當(dāng)三個(gè)因素均被考慮時(shí)的第二通常輸出電路的波形“C1”和“C2”。如圖所示，在第二通常輸出電路的波形“C1”和“C2”中由于三個(gè)因素的影響使輸出信號(hào)的高電平VOH上升為大約43％，與此相反，在本實(shí)施例的波形“A1”和“A2”中輸出信號(hào)的高電平變化VOH被抑制為7％。這類似于圖4所示的第一實(shí)施例的單相位傳輸系統(tǒng)。這樣，本發(fā)明的輸出電路可以應(yīng)用到單相位傳送系統(tǒng)和差分傳送系統(tǒng)。
在本實(shí)施例中，第一實(shí)施例的配置應(yīng)用到差分傳輸系統(tǒng)。應(yīng)用第二和第三實(shí)施例的配置到差分傳送系統(tǒng)也是可能的。
在上述的實(shí)施例中已經(jīng)描述，用NMOS/PMOS晶體管實(shí)現(xiàn)電平讀出電路的讀出晶體管。但使用NPN/PNP雙極型晶體管實(shí)現(xiàn)電平讀出電路的讀出晶體管也是可能的。
進(jìn)而，使用電阻實(shí)現(xiàn)電平控制電路的電流，電壓傳換器；然而，也可能使用PMOS/NMOS晶體管或PNP/NPN雙極型晶體管實(shí)現(xiàn)電阻元件。這也可能使用NMOS/PMOS晶體管代替NPN/PNP雙極型晶體管完成電平控制電路的電平控制晶體管。
參考的圖9示出了從圖3的電平讀出電路13修改的電平讀出電路13B，電平讀出電路13B包括其源極由基準(zhǔn)電壓VREF提供的晶體管M31而不是提供具有二極管連接的晶體管M32。晶體管M31類似于圖3所示的部件。
值得注意的是，圖3的電平讀出電路13轉(zhuǎn)換輸出信號(hào)的高電平VOH的變化為表達(dá)式(10)示出的連續(xù)電流變化I33。另一方面，在圖9的電平讀出電路13B中，晶體管M31的柵-源電位VGS通過控制基準(zhǔn)電壓VREF被控制在希望的值上，該配置提供了附加的優(yōu)點(diǎn)，可以讀出更精確輸出電壓。
由于上述的實(shí)施例僅是作為例子描述的，本發(fā)明并不局限于上述的實(shí)施例，在不脫離本發(fā)明的范圍時(shí)，所屬領(lǐng)域的技術(shù)人員可以容易地做出各種修改和變化。
權(quán)利要求
1.小幅度信號(hào)輸出電路包括第一輸出部分，用于接收第一邏輯信號(hào)并通過第一輸出端輸出第一輸出信號(hào)；第一電平讀出電路，用于讀出所說第一輸出端的第一輸出電壓的變化，以根據(jù)第一輸出電壓的變化輸出第一電平變化信號(hào)；和電平控制電路，用于響應(yīng)所說第一電平變化信號(hào)，并且以相應(yīng)第一輸出電壓變化的量去抑制第一輸出電壓的變化。
2.權(quán)利要求1的小幅度信號(hào)輸出電路，其中，所說第一電平讀出電路讀出輸出電壓高電平的上升作為所說第一輸出電壓的變化。
3.權(quán)利要求1的小幅度信號(hào)輸出電路，其中，所說第一輸出部分包括，在通過電阻連接到端電壓的所說第一輸出端處串聯(lián)連接的一對(duì)第一和第二晶體管，所說第一電平讀出電路包括，具有柵極連接到所說第一輸出端的第三MOS晶體管，和與所說第三MOS晶體管串聯(lián)連接的第四MOS晶體管，與所說第三和第四MOS晶體管串聯(lián)連接的電阻元件，和其發(fā)身極連接到所說第一MOS晶體管的漏極和其基極連接到所說第三MOS晶體管的漏極的晶體管。
4.權(quán)利要求1的小幅度信號(hào)輸出電路進(jìn)一步包括第二電平讀出電路，用于讀出第一輸出電壓的低電平的降低，以在第一輸出電壓降低的基礎(chǔ)上輸出電平降落信號(hào)；和第二電平控制電路，響應(yīng)所說電平降落信號(hào)，并以相應(yīng)第一輸出電壓降落相應(yīng)的量抑制第一輸出電壓的降落。
5.權(quán)利要求1的小幅度信號(hào)輸出電路，其中，所說第一電平讀出電路讀出第一輸出電壓的低電平降落。
6.權(quán)利要求5的小幅度信號(hào)輸出電路，其中，所說第一輸出部分包括在通過電阻連接到端電源的所說第一輸出端處串聯(lián)連接的一對(duì)第一和第二晶體管，所說第一電平讀出電路包括具有柵極連接到所說第一輸出端的第三MOS晶體管，和與所說第三MOS晶體管串聯(lián)連接的第四MOS晶體管，所說電平控制電路包括與第三和第四MOS晶體管串聯(lián)連接的電阻，和其發(fā)射極連接到所說第一MOS晶體管的漏極和其基極連接到所說第三MOS晶體管的漏極的雙極型晶體管。
7.權(quán)利要求1的小幅度信號(hào)輸出電路進(jìn)而包括第二輸出部分，用于接收第二邏輯信號(hào)，以通過第二輸出端輸出第二輸出信號(hào)；第二電平讀出電路，用于讀出所說第二輸出端第二輸出電壓的變化，以在第二輸出電壓變化的基礎(chǔ)上輸出第二電平變化信號(hào)，其中所說電平控制電路響應(yīng)所說第二電平變化信號(hào)，并以相應(yīng)第二輸出電壓變化的量去抑制第二輸出電壓的變化。
8.權(quán)利要求1的小幅度信號(hào)輸出電路，其中，所說電平讀出電路包括其柵極連接到所說第一輸出端和其源極連接到維持在基準(zhǔn)電壓的基準(zhǔn)線上的MOS晶體管。
9.權(quán)利要求1的小幅度信號(hào)輸出電路，其中，所說輸出電壓具有的信號(hào)幅度顯著低于所說輸出電路的源電壓。
全文摘要
小幅度信號(hào)輸出電路包括輸出部分,用于接收邏輯信號(hào),以輸出小幅度信號(hào),電平讀出電路,用于讀出在輸出端的輸出電壓的高電平或低電平的上升或降落,電平控制電路,用于響應(yīng)電平讀出電路的輸出,以抑制輸出電壓的高電平或低電平的上升或降落。輸出電路抑制由于晶體管制造過程,環(huán)境溫度和電源電壓噪音的變化造成的電壓變化。
文檔編號(hào)H03K19/08GK1208995SQ9810298
公開日1999年2月24日 申請(qǐng)日期1998年6月13日 優(yōu)先權(quán)日1997年6月13日
發(fā)明者渡會(huì)誠(chéng)一 申請(qǐng)人:日本電氣株式會(huì)社