專利名稱：模/數(shù)轉換器的制作方法
技術領域：
本發(fā)明涉及一種模/數(shù)轉換器，該模/數(shù)轉換器具有多個模擬積分電路以及一位模/數(shù)轉換器和一位數(shù)/模轉換器，其中多個模擬積分電路串聯(lián)在一起并且一位模/數(shù)轉換器后置于最后的模擬積分電路，其中一位模/數(shù)轉換器的輸出信號被輸送給一位數(shù)/模轉換器并且將每個模擬積分電路的輸入信號減去一位數(shù)/模轉換器的輸出信號，并且其中多個輸入信號通過多路轉換器輸送給串聯(lián)在一起的模擬積分電路中的第一個模擬積分電路。
根據(jù)σ-Δ方法工作的模/數(shù)轉換器由多個過取樣的模擬輸入信號產(chǎn)生一位數(shù)據(jù)流。一階σ-Δ模/數(shù)轉換器具有一個反饋結構，在該結構中數(shù)字輸出信號通過一數(shù)/模轉換器負反饋到一個加法器。加法器將過取樣的模擬輸入信號減去反饋的模擬信號，并用一模擬積分電路對差分信號進行積分并將模擬積分電路的輸出信號通過一位模/數(shù)轉換器轉換成一個數(shù)字輸出信號。n-階的σ-Δ模數(shù)轉換器具有n個串聯(lián)的模擬積分電路，其中反饋信號被加在n個積分電路的每個積分電路的輸入端。
在B.E.博澤爾和B.A.沃利發(fā)表的題為“σ-Δ調(diào)制模/數(shù)轉換器的設計”，電氣與電子工程師學會固體電路雜志，SC-23卷，1298-1308頁，1988年12月(“The Design of Sigma-Delta Modulation Analog-to-DigitalConverters”，B.E.Boser，B.A.Wooley，IEEE Journal of Solid-StateCircuits，vol.sc-23，pp.1298-1308，December 1988)中對σ-Δ-模/數(shù)轉換的基本原理做了說明并且在

圖10中示出一二階σ-Δ模/數(shù)轉換器的電路圖，該轉換器將一差分模擬輸入信號轉換成一數(shù)字輸出信號。
在S.R.諾斯沃西、I.G.波斯特和H.S.費特曼發(fā)表的題為“14位80kHzσ-Δ模/數(shù)轉換器模型、設計和性能的評價”，電氣與電子工程師學會固體電路雜志，SC-24卷，256-266頁，1989年4月中(“A 14-Bit 80-kHzsigma-Delta A/D ConverterModeling，Design and PerformanceEvaluation”，S.R.Norsworthy，I.G.Post，H.S.Fetterman，IEEE Journal of Solid-State Circuits，vol.SC-24，pp-256-266，April 1989)的圖6中示出了一個二階的σ-Δ-模/數(shù)轉換器。
由于σ-Δ-轉換器具有一個負反饋和內(nèi)部的狀態(tài)存儲器并且為了使轉換誤差保持在微小的程度，必須重置，所以對采用時分多路方式輸送給轉換器的多個輸入信號進行處理是有困難的。
在US5,627,536中記載了一種用于對多個采用時分多路輸入的信號進行轉換的σ-Δ-模/數(shù)轉換器。在每個有待轉換的模擬取樣值前轉換器的內(nèi)部狀態(tài)存儲器必須復位并且為了對每個取樣值進行轉換，轉換器必須再次達到穩(wěn)定狀態(tài)。其缺點在于，將因此降低σ-Δ-模/數(shù)轉換器的轉換速率。
所以本發(fā)明解決的技術問題在于，提出一種σ-Δ-模/數(shù)轉換器，該轉換器可以對多個采用時分多路輸入的輸入信號進行處理并且并不因為σ-Δ-模/數(shù)轉換器的重置時間而降低轉換速率。
該技術問題的解決方案如下一種模/數(shù)轉換器，該模/數(shù)轉換器具有多個模擬積分電路以及一位模/數(shù)轉換器和一位數(shù)/模轉換器。多個模擬積分電路串聯(lián)在一起并且一位模/數(shù)轉換器后置于最后的模擬積分電路。一位模/數(shù)轉換器的輸出信號被輸送給一位數(shù)/模轉換器并且將每個模擬積分電路的輸入信號減去一位數(shù)/模轉換器的輸出信號。多個輸入信號通過一多路轉換器輸送給串聯(lián)在一起的模擬積分電路中的第一個模擬積分電路，并且每個模擬積分電路具有與輸入信號數(shù)量相符的多個電容。其中在每個積分電路中多個電容中的一個電容分別可在一運算放大器的輸出端和輸入端之間進行切換，從而形成反饋電容。根據(jù)輸入信號的數(shù)量對一位數(shù)/模轉換器的輸出信號進行遲延。根據(jù)本發(fā)明的有益的設計，每個模擬積分電路的多個電容構成狀態(tài)存儲器。對多個輸入信號中的每一個輸入信號配屬有多個電容中的一個電容。也可以針對差分輸入信號對模/數(shù)轉換器進行設計。在此情況時，對多個差分輸入信號中的每個差分輸入信號配屬有兩個電容，從而使每個模擬積分電路總共具有的電容的數(shù)量是差分輸入信號數(shù)量的兩倍。本發(fā)明的另一個優(yōu)點在于，由于僅需分別在每個模擬積分電路中設置與輸入信號數(shù)量相符的電容替代與輸入信號數(shù)量相符的多個σ-Δ-模/數(shù)轉換器，因而降低了用于處理多個輸入信號所付出的電路代價。其優(yōu)點是，由此可以節(jié)省σ-Δ-模/數(shù)轉換器集成在一個芯片上的芯片面積。
根據(jù)本發(fā)明的一個特別優(yōu)選的方式，采用一移位寄存器對一位數(shù)/模轉換器的輸出信號進行遲延，其中移位寄存器具有與模擬積分電路的數(shù)量相符的多個輸出。多個輸出中的每個輸出分別輸送給多個模擬積分電路中的一個輸入端，從而可以使一位數(shù)/模轉換器的正確的輸出信號輸送給一個模擬積分電路。
在一特別優(yōu)選的實施方式中，由一時鐘信號對移位寄存器進行同步控制，該時鐘信號同時還對多個取樣開關進行同步控制。取樣開關前置于每個模擬積分電路，并且利用時鐘信號使多個電容器中的各個電容器分別在每個模擬積分電路中的運算放大器的輸入端和輸出端之間進行切換。以此方式，時鐘信號對多個輸入信號的轉換過程實施控制。
在另一特別優(yōu)選的實施方式中，移位寄存器的多個輸出中的每一個輸出相互遲延一時鐘信號的時鐘周期。以此屬于各輸入信號的信號加在移位寄存器的每個輸出端上。
在移位寄存器的一個特別優(yōu)選的實施方式中，移位寄存器的多個輸出中的第一個輸出遲延根據(jù)輸入信號的數(shù)量減一個的時鐘周期并且移位寄存器的多個輸出的每另一個輸出則分別遲延另一個時鐘周期。
在一特別優(yōu)選的實施方式中，在每個模擬積分電路中的多個電容分別具有相同的電容值。在集成電路中宜與絕對電容值相反，應非常精確地調(diào)整其狀況，并且另外在電容值相同時對每個輸入信號積分時間相同。在一特別優(yōu)選的實施方式中，每個模擬積分電路的放大系數(shù)由前置于運算放大器的輸入端的電容和多個電容中的一個電容之間的比例確定。
在一特別優(yōu)選的實施方式中，每個模擬積分電路的放大系數(shù)為0.5。
在一優(yōu)選的實施方式中，第一模擬積分電路的多個電容的電容值大于另一模擬積分電路的多個電容的電容值。
下面將對照實施例并結合附圖對本發(fā)明的進一步的優(yōu)點、特征和應用加以說明。圖中示出圖1為本發(fā)明的用于對三個模擬輸入信號進行轉換的σ-Δ-模/數(shù)轉換器的實施例。
圖1中示出一種σ-Δ-模/數(shù)轉換器，該轉換器采用對電容的切換技術設計的。
一第一模擬輸入信號In0、一第二模擬輸入信號In1和一第三模擬輸入信號In2被輸送給一多路轉換器MUX。三個模擬輸入信號的頻帶必須至少限定在σ-Δ-模/數(shù)轉換器工作的半取樣頻率上。用一個時鐘信號T對輸入信號In0、In1和In2的多路轉換器MUX的一個輸出進行控制。因此，加在多路轉換器MUX的輸出端上的一個信號具有與時鐘信號T的周期時間相符的時隙并由第一模擬輸入信號In0、第二模擬輸入信號In1和第三模擬輸入信號In2構成。
用第一取樣開關S7和第三取樣開關S8對多路轉換器的輸出信號取樣。第一電容器CS0連接在第一取樣開關S7和第三取樣開關S8之間。在第一取樣開關S7和第三取樣開關S8閉合時，由多路轉換器MUX的輸出信號對第一電容器CS0充電。由時鐘信號T既對第一取樣開關S7，又對第二取樣開關S8進行控制。
由一第二取樣開關S9和一第四取樣開關S10對一加在第一模擬積分電路3上的信號進行取樣。第二電容器CS1接在第二取樣開關S9和第四取樣開關S10之間。在第二取樣開關S9和第四取樣開關S10閉合時，由第一模擬積分電路3的輸出信號對第二電容器CS1進行充電。由時鐘信號T既對第二取樣開關S9，又對第四取樣開關S10進行控制。
第二模擬積分電路4的輸出信號被輸送給一位模/數(shù)轉換器1。該一位模/數(shù)轉換器1將輸入的取樣信號轉換成一位數(shù)據(jù)流。通常一位模/數(shù)轉換器由一簡單的比較器電路構成。
一位數(shù)據(jù)流被輸送給移位寄存器2。移位寄存器2根據(jù)輸入信號的數(shù)量對一位數(shù)據(jù)流遲延相應的時鐘周期。移位寄存器具有第一寄存器20、第二寄存器21和第三寄存器22，由時鐘信號T對所述寄存器進行控制。第一寄存器20對來自一位模/數(shù)轉換器1的一位數(shù)據(jù)流進行接收。第二寄存器21后置于第一移位寄存器20。一位數(shù)據(jù)流被第一寄存器20和第二寄存器21遲延時鐘信號T的兩個時鐘周期。第二寄存器21的輸出構成移位寄存器2的第一輸出。第三寄存器22與第一輸出端23并聯(lián)并后置于第二寄存器21，第三寄存器的輸出構成移位寄存器2的第二輸出。
移位寄存器2的第一輸出23被輸送給第一轉換開關5。移位寄存器2的第二輸出24被輸送給第二轉換開關6。
第一轉換開關5具有第三開關S13，該第三開關用于將一轉換開關5的輸出切換到一第一基準電壓Vref+或第二基準電壓Vref-。
第二轉換開關6具有第二開關S12，該第二開關用于將第二轉換開關6的輸出切換到第一基準電壓Vref+或第二基準電壓Vref-。
第一轉換開關5和第二轉換開關6分別構成一位數(shù)/模轉換器。由一位模/數(shù)轉換器1的被遲延兩個時鐘信號T的二個時鐘周期的一位數(shù)據(jù)流對第一轉換器5進行控制。由一位模/數(shù)轉換器1的被遲延時鐘信號T的三個時鐘周期的一位數(shù)據(jù)流對第一轉換器6進行控制。
加在第一轉換開關5輸出端上的信號被輸送給第一模擬積分電路3的輸入端。加在第二轉換開關6的輸出端上的輸出信號被輸送給第二模擬積分電路4。
第一模擬積分電路3具有第一運算放大器OP1。第四開關S14前置于第一運算放大器OP1的反向輸入端。第一運算放大器OP1的非反向輸入端與基準電位VSS連接。第一運算放大器OP1的輸出端通過第三轉換開關S1與第一運算放大器OP1的反向的輸入端連接并與三個電容C1、C2或C3中的一個電容連接。第三轉換開關S1是一個多路轉換器，該轉換開關用于將三個電容C1、C2或C3中的一個電容在第一運算放大器OP1的輸出端和第一運算放大器OP1的反向的輸入端之間進行切換并由時鐘信號T進行控制。從而可分別實現(xiàn)對作為運算放大器的反饋電容的三個電容中的一個電容的通斷控制。
第二模擬積分電路4具有第二運算放大器OP2。第一開關S11前置于第二運算放大器OP2的反向輸入端，該開關構成第二模擬積分電路4的輸入端。第二運算放大器OP2的非反向輸出端與基準電位VSS連接。第二運算放大器OP2的輸出端通過第四轉換開關S2與第二運算放大器OP2的反向輸入端連接并與三個電容C4、C5或C6中的一個連接。第四轉換開關S2是一個多路轉換器，其中用于將三個電容C4、C5或C6中的一個電容在第二運算放大器OP2的輸出端與第二運算放大器OP2的反向輸入端間進行切換并由時鐘信號T進行控制。從而可分別實現(xiàn)對作為運算放大器的反饋電容的三個電容中的一個電容的通斷控制。
應努力使第一模擬積分電路3的三個電容C1至C3及第二模擬積分電路4的三個電容C4至C6保持在盡可能小的程度，以便降低運算放大器OP1及OP2的輸出電流并隨之縮短上升時間。第二模擬積分電路4的三個電容C4至C6可以小于第一模擬積分電路3的三個電容C1至C3，這是因為通過第一模擬積分電路的一階整形作用可以降低在第一模擬積分電路中造成的(熱)噪聲之故。
為此，為三個模擬輸入信號In0、In1和In2中的每個分別分配第一模擬積分電路3的三個電容C1-C3中的一個電容及第二模擬積分電路4的三個電容C4-C6中的一個電容。電容C1-C3及C4-C6構成用于對模擬積分電路的有待積分的輸入信號的狀態(tài)存儲器。
σ-Δ模/數(shù)轉換器按照管道原理進行工作。下表中列出在時鐘信號T的各種周期1-7時的第一模擬積分電路3、第二模擬積分電路4和第一寄存器20、第二寄存器21和第三寄存器22的狀態(tài)(表中用下標表示模擬輸入信號加在多路轉換器MUX的輸入端上的時鐘周期)T3 4 20 21221 In01- - - -2 In12In01- - -3 In23In12In01- -4 In04In23In12In01-5 In15In04In23In12In016 In26In15In04In23In127 In07In26In15In04In23由于在第二模擬積分電路4和在第一至第三寄存器20-22中存儲的值是啟始值，所述啟始值與三個模擬輸入信號In0-In2無關，所以在時鐘周期4之前σ-Δ模數(shù)轉換器必須重置。從第五個時鐘周期開始將模擬輸入信號In0-In2的取樣值“裝入”σ-Δ模/數(shù)轉換器。從表中可見，第二寄存器21的輸出反饋到第一模擬積分電路3的輸入端，所述輸出具有模擬輸入信號，所述輸出也通過多路轉換器MUS輸送給第一模擬積分電路的輸入端。此點同樣也適用于第二模擬積分電路4。當然對第一和第二模擬積分電路給出的值與構成某個值的狀態(tài)存儲器的電容相關。通過時鐘信號T使某個相應的狀態(tài)存儲器及某個相應的電容與模擬積分電路中的運算放大器接通。
基于諸如各元器件的延遲時間、積分時間常數(shù)等各種參數(shù)，時鐘信號必須與某些有待控制的元器件適配。例如必須注意，基于在時鐘信號的時鐘線路上的信號延遲時間不得導致各時鐘周期的重疊并并不得因此出現(xiàn)轉換誤差。另外一個例子是必須加以考慮的模擬積分電路的積分時間。其中在下一個值被積分之前，必須結束對一個值的積分。其中還必須將例如通過移位寄存器的遲延例如擴展時鐘信號的半個周期。
σ-Δ模數(shù)轉換器的最關鍵的元器件是在模擬積分電路中含有的運算放大器，對該運算放大器的重置時間和上升時間必須進行認真的選擇。其中運算放大器具有短的重置時間是毫無關系的。確切地說，在重置時間內(nèi)運算放大器工作在線性范圍內(nèi)。其中上升時間不得對重置時間造成限制。
附圖標記對照表1 一位模/數(shù)轉換器2 移位寄存器20-22 一位寄存器3 第一模擬積分電路5 第一轉換開關6 第二轉換開關In0第一輸入信號In1第二輸入信號In2第三輸入信號MUX多路轉換器T 時鐘信號S1 第三轉換開關S2 第四轉換開關S7 第一取樣開關S8 第三取樣開關S9 第二取樣開關S10第四取樣開關S11第一開關S12第二開關S13第三開關S14第四開關CS0第一電容CS1第二電容C1-C3 第一模擬積分電路的反饋電容C4-C6 第二模擬積分電路的反饋電容OP1第一運算放大器OP2第二運算放大器VSS 基準電位Vref+第一基準電壓Vref-第二基準電壓
權利要求
1.模/數(shù)轉換器，該模/數(shù)轉換器具有多個模擬積分電路(3、4)以及一位模/數(shù)轉換器(1)和一位數(shù)/模轉換器(5、6)，其中多個模擬積分電路(3、4)串聯(lián)在一起并且一位模/數(shù)轉換器(1)后置于最后的模擬積分電路，其中一位模/數(shù)轉換器(1)的輸出信號被輸送給一位數(shù)/模轉換器(5、6)，并且將每個模擬積分電路(3、4)的輸入信號減去一位數(shù)/模轉換器(5、6)的輸出信號，并且其中多個輸入信號(In0、In1、In2)通過多路轉換器(MUX)輸送給串聯(lián)在一起的模擬積分電路(3、4)中的第一個模擬積分電路(3)，其特征在于，-每個模擬積分電路(3、4)具有與輸入信號(In0、In1、In2)數(shù)量相符的多個電容(C1-C3、C4-C6)；-在每個積分電路中多個電容中的一個電容分別可在運算放大器(OP1、OP2)的輸出端和輸入端之間進行切換；-根據(jù)輸入信號的數(shù)量對一位數(shù)/模轉換器的輸出信號進行遲延。
2.按照權利要求1的模數(shù)轉換器，其特征在于，由移位寄存器(2)對一位數(shù)/模轉換器的輸出信號進行遲延，其中移位寄存器(2)具有與模擬積分電路(3、4)的數(shù)量相符的多個輸出端(23、24)。
3.按照權利要求2所述的模/數(shù)轉換器，其特征在于，由時鐘信號(T)對移位寄存器(2)進行同步控制，該時鐘信號(T)同時還對多個取樣開關(S7、S8、S9、S10)進行同步控制，取樣開關前置于模擬積分電路(3、4)，并且利用時鐘信號(T)分別在每個模擬積分電路中對多個電容(C1-C3、C4-C6)中的一個電容在運算放大器(OP1、OP2)的輸入端和輸出端之間進行切換。
4.按照權利要求3所述的模/數(shù)轉換器，其特征在于，移位寄存器(2)的多個輸出(23、24)中的每一個輸出相對于另一個輸出遲延時鐘信號(T)的一個時鐘周期。
5.按照權利要求4所述的模/數(shù)轉換器，其特征在于，移位寄存器(2)的多個輸出中的第一個輸出遲延根據(jù)輸入信號(In0、In1、In2)的數(shù)量減一個的相應的時鐘周期并且移位寄存器(2)的多個輸出中的每另一個輸出(24)則分別遲延另一個時鐘周期。
6.按照上述權利要求中任一項所述的模/數(shù)轉換器，其特征在于，在每個模擬積分電路(3、4)中的多個電容(C1-C3、C4-C6)分別具有相同的電容值。
7.按照上述權利要求中任一項所述的模/數(shù)轉換器，其特征在于，每個模擬積分電路(3、4)的放大系數(shù)由前置于運算放大器(OP1、OP2)的輸入端的電容(CS0、CS1)和多個電容(C1-C3、C4-C6)中的一個電容之間的比例確定。
8.按照權利要求7所述的模數(shù)轉換器，其特征在于，每個模擬積分電路(3、4)的放大系數(shù)為0.5。
9.按照上述權利要求中任一項所述的模/數(shù)轉換器，其特征在于，第一模擬積分電路(3)的多個電容(C1-C3)的電容值大于另一模擬積分電路(4)的多個電容(C4-C6)的電容值。
全文摘要
本發(fā)明涉及一種模/數(shù)轉換器,該模/數(shù)轉換器具有多個模擬積分電路以及一位模/數(shù)轉換器和一位數(shù)/模轉換器,其中多個模擬積分電路串聯(lián)在一起并且一位模/數(shù)轉換器后置于最后的模擬積分電路。一位模/數(shù)轉換器的輸出信號被輸送給一位數(shù)/模轉換器并且將每個模擬積分電路的輸入信號減去一位數(shù)/模轉換器的輸出信號。多個輸入信號通過多路轉換器輸送給串聯(lián)在一起的模擬積分電路中的第一個模擬積分電路。每個模擬積分電路具有與輸入信號數(shù)量相符的多個電容,其中在每個積分電路中多個電容中的一個電容分別可在運算放大器的輸出端和輸入端之間進行切換。根據(jù)輸入信號的數(shù)量對一位數(shù)/模轉換器的輸出信號進行遲延。
文檔編號H03M3/02GK1329776SQ99814210
公開日2002年1月2日 申請日期1999年12月8日 優(yōu)先權日1998年12月10日
發(fā)明者約爾格·豪普特曼, 克里斯蒂安·施蘭茨 申請人:印芬龍科技股份有限公司