上拉電阻電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種上拉電阻電路。
【背景技術(shù)】
[0002]上拉電阻電路被廣泛地應(yīng)用于集成電路中，尤其在I/O電路中應(yīng)用較多。許多I/O端口通常需要設(shè)置一個(gè)默認(rèn)的高電平，在某些沒(méi)有信號(hào)輸入的情況下，通過(guò)上拉電阻電路將I/o端口上拉至高電位。
[0003]圖1是現(xiàn)有的一種上拉電阻電路。參考圖1，所述上拉電阻電路包括電源端VDD、輸出端OUT以及PMOS管ΜΡ0。所述PMOS管MPO的源極和襯底連接所述電源端VDD，所述PMOS管MPO的漏極連接所述輸出端0UT，所述PMOS管MPO的柵極適于輸入控制信號(hào)RE。所述電源端VDD適于接收電源電壓，所述輸出端OUT連接集成電路的I/O端口。
[0004]在正常模式下，即在所述電源端VDD的電壓大于或等于所述輸出端OUT的電壓情況下，當(dāng)所述控制信號(hào)RE為低電平信號(hào)時(shí)，所述PMOS管MPO導(dǎo)通，所述輸出端OUT的電位被上拉至與所述電源端VDD的電位相等；當(dāng)所述控制信號(hào)RE為高電平信號(hào)時(shí)，所述PMOS管MPO截止，上拉功能無(wú)效。
[0005]然而，在高壓容限模式下，即所述輸出端OUT上的電壓高于所述電源端VDD上的電壓時(shí)(例如，所述電源電壓通常為3.3V，總線上的電壓為5V，當(dāng)所述輸出端OUT與總線連接時(shí))，即使所述控制信號(hào)RE為高電平信號(hào)，由于所述高電平信號(hào)的電壓不會(huì)高于所述電源電壓，所述PMOS管MPO仍會(huì)導(dǎo)通，導(dǎo)致產(chǎn)生從所述輸出端OUT流向所述電源端VDD的倒灌電流。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的是上拉電阻電路在高壓容限模式下產(chǎn)生倒灌電流的問(wèn)題。
[0007]為解決上述問(wèn)題，本發(fā)明提供一種上拉電阻電路，包括:電源端、輸出端、第一PMOS管以及傳輸單元；
[0008]所述第一 PMOS管的源極連接所述電源端，所述第一 PMOS管的漏極連接所述輸出端，所述第一 PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與所述電源端的電壓和所述輸出端的電壓中較大電壓的電壓值相等；
[0009]所述傳輸單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)將上拉控制信號(hào)傳輸至所述第一 PMOS管的柵極，在所述電源端的電壓小于所述輸出端的電壓時(shí)將所述輸出端的電壓傳輸至所述第一 PMOS管的柵極。
[0010]可選的，所述電源端適于輸入電源電壓，所述輸出端連接集成電路的I/O端口。
[0011]可選的，所述傳輸單元包括第二 PMOS管、第三PMOS管以及控制信號(hào)產(chǎn)生單元；
[0012]所述第二 PMOS管的柵極適于輸入柵極控制信號(hào)，所述第二 PMOS管的漏極適于輸入所述上拉控制信號(hào)，所述第二 PMOS管的源極連接所述第二 PMOS管的襯底和所述第一PMOS管的柵極；
[0013]所述第三PMOS管的柵極連接所述電源端，所述第三PMOS管的漏極連接所述輸出端，所述第三PMOS管的源極連接所述第一 PMOS管的柵極，所述第三PMOS管的襯底適于輸入所述偏置電壓；
[0014]所述控制信號(hào)產(chǎn)生單元適于產(chǎn)生所述柵極控制信號(hào)，在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)所述柵極控制信號(hào)為低電平信號(hào)，在所述電源端的電壓小于所述輸出端的電壓時(shí)所述柵極控制信號(hào)的幅度與所述輸出端的電壓值相等。
[0015]可選的，所述控制信號(hào)產(chǎn)生單元包括第一開關(guān)單元和第二開關(guān)單元；
[0016]所述第一開關(guān)單元連接于所述第二 PMOS管的柵極和所述輸出端之間，所述第二開關(guān)單元連接于所述第二 PMOS管的柵極和地之間，所述第二開關(guān)單元導(dǎo)通時(shí)的阻抗大于所述第一開關(guān)單元導(dǎo)通時(shí)的阻抗；
[0017]所述第一開關(guān)單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)斷開、在所述電源端的電壓小于所述輸出端的電壓時(shí)導(dǎo)通；
[0018]所述第二開關(guān)單元適于在所述電源端的電壓大于或等于所述輸出端的電壓時(shí)導(dǎo)通。
[0019]可選的，所述第一開關(guān)單元包括第四PMOS管；
[0020]所述第四PMOS管的柵極連接所述電源端，所述第四PMOS管的源極連接所述第二PMOS管的柵極，所述第四PMOS管的漏極連接所述輸出端，所述第四PMOS管的襯底適于輸入所述偏置電壓。
[0021]可選的，所述第二開關(guān)單元包括第五PMOS管和第一 NMOS管；
[0022]所述第五PMOS管的柵極連接所述第五PMOS管的漏極和所述第一 NMOS管的漏極，所述第五PMOS管的源極連接所述第二 PMOS管的柵極，所述第五PMOS管的襯底適于輸入所述偏置電壓；
[0023]所述第一 NMOS管的柵極連接所述電源端，所述第一 NMOS管的源極和所述第一NMOS管的襯底接地。
[0024]可選的，所述第二開關(guān)單元包括第二 NMOS管和第三NMOS管；
[0025]所述第二 NMOS管的柵極連接所述電源端和所述第三NMOS管的柵極，所述第二NMOS管的漏極連接所述第二 PMOS管的柵極，所述第二 NMOS管的源極連接所述第三NMOS管的漏極，所述第二 NMOS管的襯底連接所述第三NMOS管的襯底和所述第三NMOS管的源極并接地。
[0026]可選的，所述上拉電阻電路還包括適于產(chǎn)生所述偏置電壓的偏置電壓產(chǎn)生電路，所述偏置電壓產(chǎn)生電路包括第六PMOS管和第七PMOS管；
[0027]所述第六PMOS管的柵極連接所述第七PMOS管的漏極和所述輸出端，所述第六PMOS管的源極連接所述電源端和所述第七PMOS管的柵極，所述第六PMOS管的漏極連接所述第七PMOS管的源極、所述第六PMOS管的襯底以及所述第七PMOS管的襯底并適于輸出所述偏置電壓。
[0028]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0029]本發(fā)明技術(shù)方案提供的上拉電阻電路包括第一 PMOS管和傳輸單兀，所述第一PMOS管的襯底適于輸入偏置電壓，所述偏置電壓的電壓值與電源端的電壓和輸出端的電壓中較大電壓的電壓值相等，所述傳輸單元適于將上拉控制信號(hào)或者輸出端的電壓輸出至所述第一 PMOS管的柵極。
[0030]在正常模式下，所述傳輸單元將上拉控制信號(hào)傳輸至所述第一 PMOS管的柵極，當(dāng)所述上拉控制信號(hào)為低電平信號(hào)時(shí)，所述第一 PMOS管導(dǎo)通，實(shí)現(xiàn)上拉功能；當(dāng)所述上拉控制信號(hào)為高電平信號(hào)時(shí)，所述第一 PMOS管截止，上拉功能無(wú)效。
[0031]在高壓容限模式下，所述傳輸單元將輸出端的電壓傳輸至所述第一 PMOS管的柵極，由于在高壓容限模式下所述偏置電壓與所述輸出端的電壓相等，所述第一 PMOS管的柵極、漏極和襯底的電位相等，導(dǎo)電溝道中無(wú)電流產(chǎn)生，即所述第一 PMOS管截止。因此，所述上拉電阻電路無(wú)倒灌電流產(chǎn)生，提高了整個(gè)集成電路的可靠性。
[0032]進(jìn)一步，本發(fā)明技術(shù)方案提供的上拉電阻電路在高壓容限模式下，所述傳輸單元禁止將所述上拉控制信號(hào)傳輸至所述第一 PMOS管的柵極，無(wú)論所述上拉控制信號(hào)是否為低電平，均無(wú)倒灌電流產(chǎn)生，因此，消除倒灌電流與所述上拉控制信號(hào)的狀態(tài)無(wú)關(guān)。
【附圖說(shuō)明】
[0033]圖1是現(xiàn)有的一種上拉電阻電路；
[0034]圖2是本發(fā)明實(shí)施方式的上拉電阻電路的結(jié)構(gòu)示意圖；
[0035]圖3是本發(fā)明實(shí)施例1的上拉電阻電路的電路圖；
[0036]圖4是本發(fā)明實(shí)施例2的上拉電阻電路的電路圖；
[0037]圖5是本發(fā)明實(shí)施例3的偏置電壓產(chǎn)生電路的電路圖。
【具體實(shí)施方式】
[0038]正如【背景技術(shù)】中所描述的，現(xiàn)有的上拉電阻電路在高壓容限模式下，會(huì)產(chǎn)生由輸出端流向電源端的倒灌電流。電源端適于接收電源電壓，倒灌電流的產(chǎn)生會(huì)使所述電