用于有源負(fù)電容器電路的方法和裝置的制造方法
【專利說明】用于有源負(fù)電容器電路的方法和裝置
[0001] 相關(guān)申請(qǐng)的交叉引用
[0002] 本申請(qǐng)對(duì)2012年9月3日申請(qǐng)的標(biāo)題為"用于有源負(fù)電容器電路消除比較器的 輸入電容的方法和裝置（MethodandApparatusforanActiveNegative-Capacitor CircuittoCanceltheinputCapacitanceofComparators)'，的早先美國(guó)申請(qǐng)?zhí)?13/602, 216進(jìn)行了優(yōu)先權(quán)聲明。本申請(qǐng)與2012年9月3日提交的標(biāo)題為"用于在保持晶體 管匹配行為的同時(shí)減少ADC比較器的時(shí)鐘回彈的方法和裝置（MethodandA卵a(bǔ)ratus化r ReducingtheClockKick-BackofADCComparatorsWhileMaintainingTransistor MatchingBehavior)"的共同提交的美國(guó)申請(qǐng)有關(guān)，該申請(qǐng)與本申請(qǐng)由同一發(fā)明人發(fā)明并 W其全文通過引用結(jié)合在此。
【背景技術(shù)】
[0003] 聯(lián)邦通信委員會(huì)（FCC)已經(jīng)在60GHz頻率范圍內(nèi)巧7GHz至64GHz)分配了帶寬頻 譜。無線千兆比特聯(lián)盟（WiGig)的目標(biāo)是將支持高達(dá)7Gbps的數(shù)據(jù)傳輸速率的此頻帶的標(biāo) 準(zhǔn)化。在半導(dǎo)體管芯中形成的集成電路在該毫米波波長(zhǎng)頻率范圍內(nèi)提供高頻操作。該些集 成電路中的某些在該些設(shè)計(jì)中利用互補(bǔ)金屬氧化物半導(dǎo)體（CMOS)、娃-錯(cuò)（SiGe)或神化嫁 (GaAs)技術(shù)來形成晶粒。由于WiGig收發(fā)器使用數(shù)模轉(zhuǎn)換器值A(chǔ)C)，降低的電源影響DAC 的性能。
[0004] 互補(bǔ)金屬氧化物半導(dǎo)體（CM0巧是用于構(gòu)建集成電路的主要技術(shù)。N溝道晶體管 和P溝道晶體管（M0S晶體管）用于該種使用細(xì)線技術(shù)（finelinetechnology) -致地減 小M0S晶體管的溝道長(zhǎng)度的技術(shù)中。該種技術(shù)的電流值中的一部分包括40皿的溝道長(zhǎng)度、 V孤等于1. 2V的電源和層數(shù)是8或更多的金屬層。該種技術(shù)通常與科技成比例。
[0005] CMOS技術(shù)給予了設(shè)計(jì)者在一個(gè)管芯上形成非常大的系統(tǒng)級(jí)設(shè)計(jì)（被稱為片上系 統(tǒng)（S0C))的能力。S0C是具有包含模擬電路和數(shù)字電路的幾百萬個(gè)（不然的話幾十億）晶 體管的復(fù)雜系統(tǒng)。模擬電路純模擬地運(yùn)行，數(shù)字電路純數(shù)字地運(yùn)行，并且該兩種電路類型可 W結(jié)合起來形成運(yùn)行于混合信號(hào)模式下的電路。
[0006] 例如，數(shù)字電路在其基本形式下僅使用數(shù)字邏輯，并且某些示例可W是包括至少 一個(gè)W下各項(xiàng)的部件；處理器、存儲(chǔ)器、控制邏輯、數(shù)字1/0電路、可重配置邏輯和/或被編 程為做為硬件仿真器運(yùn)行的硬件。模擬電路在其基本形式下僅使用模擬電路，并且某些示 例可W是包括至少一個(gè)W下各項(xiàng)的部件；放大器、振蕩器、混合器、和/或?yàn)V波器。混合信號(hào) 在其基本形式下僅使用數(shù)字電路和模擬電路兩者，并且某些示例可W是包括至少一個(gè)W下 各項(xiàng)的部件；數(shù)模轉(zhuǎn)換器值A(chǔ)C)、模數(shù)轉(zhuǎn)換器（ADC)、可編程增益放大器（PGA)、電源控制。鎖 相環(huán)（PLL)、和/或晶體管行為支配過程、電壓和溫度（PVT)。數(shù)字邏輯部件與模擬電路部 件的組合似乎會(huì)表現(xiàn)得像混合信號(hào)電路；進(jìn)而，如本領(lǐng)域有知識(shí)的人員所理解的那樣，已經(jīng) 提供的示例不是窮盡性的。
[0007] 當(dāng)在ADC中將連續(xù)的模擬信號(hào)轉(zhuǎn)化成數(shù)字時(shí)間信號(hào)時(shí)，收發(fā)器的關(guān)鍵設(shè)計(jì)參數(shù)之 一出現(xiàn)。快閃ADC使用線性參考電壓源，對(duì)該線性參考電壓源進(jìn)行分接并將其施加于許多 并聯(lián)比較器的差分輸入之一上。將輸入模擬值施加于同時(shí)提供非常快速的比較的全部比較 器的另一差分輸入上。若干關(guān)鍵問題會(huì)在該次轉(zhuǎn)換中出現(xiàn)，包括：1)該些比較器內(nèi)和之間 的輸入晶體管的匹配；2)從使能該些比較器的時(shí)鐘到輸入信號(hào)的時(shí)鐘回彈；W及3)PGA與 ADC和該互連的大電容負(fù)載之間的帶寬的減小。
[0008] 比較器內(nèi)和之間的晶體管的匹配使用虛擬（dummy)晶體管，該些虛擬晶體管用盡 了有價(jià)值的半導(dǎo)體區(qū)域并由于數(shù)據(jù)線和時(shí)鐘線的增加的導(dǎo)線長(zhǎng)度而導(dǎo)致功率耗散的增加。 如果沒有維持好晶體管的匹配，問題就變成了失配情況。ADC的帶寬受輸入信號(hào)的限制，該 輸入信號(hào)驅(qū)動(dòng)所有并聯(lián)比較器和互連的輸入電容負(fù)載。該使得比較器的輸入晶體管的晶體 管寬度必需具有上限。該種晶體管寬度可能不充足，并且導(dǎo)致匹配問題變得更加嚴(yán)重，增加 晶體管的寬度超過此上限有助于克服失配情況但造成ADC的帶寬減小。需要其他的方案來 解決失配情況，還允許同時(shí)滿足期望帶寬。
[0009] 從時(shí)鐘到柵極的輸入信號(hào)的時(shí)鐘回彈通常借助有源晶體管的端子之間的電容禪 合而發(fā)生，即，從M0S晶體管的源極端子和漏極端子到柵極端子的柵極重疊電容。當(dāng)晶體管 的寬度增大時(shí)，禪合電容增大，該增大了時(shí)鐘回彈。另外，由于晶體管的寬度增大，系統(tǒng)的功 率耗散同樣增大。時(shí)鐘回彈的第二方面是在初始化狀態(tài)和穩(wěn)態(tài)之間對(duì)電路的瞬態(tài)行為進(jìn)行 計(jì)時(shí)。被計(jì)時(shí)的電路的內(nèi)部節(jié)點(diǎn)在瞬態(tài)期過程中除了增大電路的操作延遲外還生成時(shí)鐘回 彈。提供了通過減少時(shí)鐘回彈來克服該些缺點(diǎn)的若干解決方案，由此提高電路的性能。
[0010] M0S晶體管的大柵極電容和用于禪合該些比較器的金屬跡線的互連電容可W延遲 PGA和ADC之間的信號(hào)傳送。PGA和ADC之間的信號(hào)傳送導(dǎo)致路徑帶寬由于電容而降低。通 常，可W通過增大晶體管的寬度W實(shí)現(xiàn)更加快速的響應(yīng)來提高ADC的性能。但是，更大的晶 體管（除了增加回彈和功率損耗之外）由于呈現(xiàn)給PGA的輸出的更大的柵極電容還增大信 號(hào)傳送的延遲。PGA和ADC之間的互連上的數(shù)據(jù)傳送對(duì)改善系統(tǒng)的性能而言是關(guān)鍵的。將 介紹一種新的技術(shù)，從而改善信號(hào)在此關(guān)鍵節(jié)點(diǎn)的傳送并提高所捕捉到的信號(hào)的帶寬。

【發(fā)明內(nèi)容】

[0011] 由于電源電壓在集成電路縮放時(shí)繼續(xù)減小，模擬集成電路的電壓余量相應(yīng)地減 少。該使得高性能電路的設(shè)計(jì)（如集成電路中的ADC系統(tǒng)）更加具有挑戰(zhàn)性。因此，實(shí)現(xiàn) ADC的集成電路中的比較器的合理布局對(duì)于克服失配情況來說十分重要。比較器要求關(guān)鍵 晶體管（如輸入晶體管）就其局部環(huán)境而言彼此匹配。由于用于制造集成電路的各處理步 驟，相鄰電路的布局特征可W通過形成失配來影響電流電路中晶體管的行為，增大比較器 的輸入晶體管的長(zhǎng)度有助于克服該種失配情況，但比較器的輸入電容增大并且性能降低， 從而導(dǎo)致ADC的帶寬減小。
[0012] 晶體管（尤其是輸入晶體管）之間的失配對(duì)將導(dǎo)致錯(cuò)誤的比較器輸出。另外，不適 當(dāng)?shù)牟季衷谥圃爝^程中在一個(gè)比較器內(nèi)和完全相同的比較器之間都會(huì)導(dǎo)致的顯著失配。該 些失配均會(huì)導(dǎo)致ADC做出錯(cuò)誤決策。進(jìn)而，較差封裝的布局設(shè)計(jì)將為信號(hào)和時(shí)鐘兩者（尤 其是為具有大量比較器的ADC)增加不必要的互連跡線長(zhǎng)度。該些更長(zhǎng)的跡線互連（被實(shí) 現(xiàn)為具有并行布線的差分信號(hào)）將動(dòng)態(tài)地減小系統(tǒng)的帶寬。更長(zhǎng)的時(shí)鐘布線需要更大的時(shí) 鐘緩沖器，該增加了整體功率消耗，并且更深刻地，將發(fā)生附加時(shí)鐘抖動(dòng)，該將導(dǎo)致問題如 解碼結(jié)果中的氣泡化ubble)和更低的EN0B(有效位數(shù)）。更長(zhǎng)的電源線引入附加IR降，該 進(jìn)一步導(dǎo)致不同比較器之間的失配。
[0013] 本實(shí)施例中提出了將上述方面的顧慮最小化的簡(jiǎn)單布局技術(shù)。除了使每個(gè)比較器 的額外假指（dummyfinger)減少輸入晶體管之間的一個(gè)比較器內(nèi)的失配，將比較器對(duì)準(zhǔn)成 正好互相接近，從而使得所有輸入晶體管共享一個(gè)整體有源區(qū)。由此，有源區(qū)的邊緣上的指 狀物充當(dāng)相鄰比較器的假指。
[0014] 在另一實(shí)施例中，此ADC的核也概念是在化OGHz收發(fā)器內(nèi)所使用的）2640MHz被 計(jì)時(shí)的高速全差分比較器?；旧?，每個(gè)比較器由四個(gè)部分組成；前置放大器級(jí)，該前置放 大器采樣并放大來自前一級(jí)或可編程增益放大器（PGA)的輸入信號(hào)；捕捉級(jí)，該捕捉級(jí)被 計(jì)時(shí)W捕捉前置放大器級(jí)的內(nèi)容；一對(duì)被計(jì)時(shí)的交叉禪合晶體管，該對(duì)晶體管將小信號(hào)再 生為接近軌到軌的信號(hào)；W及輸出鎖存器，該輸出鎖存器在再生之后鎖定前述結(jié)果W便施 加于之后的靜態(tài)CMOS電路。不對(duì)前置放大器級(jí)進(jìn)行計(jì)時(shí)；因此，前置放大器級(jí)不經(jīng)受初始 化和瞬態(tài)行為效應(yīng)。相反，捕捉級(jí)使用時(shí)鐘信號(hào)將前置放大器級(jí)的內(nèi)容傳送至存儲(chǔ)器再生 級(jí)中。W脈沖對(duì)捕捉級(jí)進(jìn)行計(jì)時(shí)，對(duì)該些脈沖進(jìn)行計(jì)時(shí)W將存儲(chǔ)器再生級(jí)所生成的時(shí)鐘回 彈最小化。
[0015] 在另一實(shí)施例中，由于使用了快閃ADC轉(zhuǎn)換器，將許多比較器放置成與其連接在 一起的輸入并聯(lián)。通過結(jié)合無時(shí)鐘的前置放大器級(jí)的使用，顯著地減少了從許多前置放大 器級(jí)到PGA的時(shí)鐘回彈。由于在前置放大器級(jí)之后計(jì)時(shí)發(fā)生在捕捉和存儲(chǔ)器再生級(jí)內(nèi)，捕 捉級(jí)禁止時(shí)鐘回彈進(jìn)入前置放大器級(jí)，另外，由于未對(duì)前置放大器級(jí)進(jìn)行計(jì)時(shí)，消除了其被 使能或失能的瞬態(tài)響應(yīng)，由此減少前置放大器級(jí)的時(shí)鐘回彈該一部分。因此，通過討論本設(shè) 計(jì)的上述若干方面，即使當(dāng)17個(gè)比較器同時(shí)被一個(gè)