最大時鐘數(shù)的第I延遲時鐘，并將所述第I延遲時鐘供給于與所述第I延遲時鐘同步而工作的所述控制電路；及
[0036]I個以上的第2時鐘同步電路，與所述源時鐘同步而生成使所述可變分頻時鐘分別延遲所述最大時鐘數(shù)的I個以上的第2延遲時鐘，并將所述I個以上的各第2延遲時鐘供給于與所述I個以上的第2延遲時鐘同步而工作的所述I個以上的各功能模塊，
[0037]所述最大時鐘數(shù)是，為了使所述控制電路和所述I個以上的各功能模塊與所述可變分頻時鐘同步而工作，在沒有所述第I時鐘同步電路及所述I個以上的第2時鐘同步電路的情形下，根據(jù)從所述可變分頻電路傳輸于所述I個以上的功能模塊的各所述可變分頻時鐘的傳輸距離，對傳輸于所述I個以上的功能模塊的可變分頻時鐘計算出的、與所述源時鐘同步而使所述可變分頻時鐘延遲的時鐘數(shù)中最大的時鐘數(shù)。
[0038]在本發(fā)明的時鐘生成電路中，生成使可變分頻時鐘延遲了預(yù)先設(shè)定的源時鐘的時鐘數(shù)的延遲時鐘。因此，與可變分頻時鐘的分頻比無關(guān)地，延遲時鐘始終被同步，其相位一致。從而，即使在可變分頻時鐘的分頻比改變時，延遲時鐘也始終進(jìn)行同步且其相位一致，因此控制電路始終能夠與各功能模塊正確地進(jìn)行通信并控制其工作。
【附圖說明】
[0039]圖1是表示本發(fā)明的時鐘生成電路的結(jié)構(gòu)的第I實施方式的電路圖。
[0040]圖2是求取最大時鐘數(shù)時的一例的流程圖。
[0041]圖3是表示圖1所示的時鐘生成電路的工作的一例的流程圖。
[0042]圖4是表示可變分頻時鐘為2分頻時鐘時的圖1所示的時鐘生成電路的工作的一例的時序圖。
[0043]圖5是表不可變分頻時鐘為5分頻時鐘時的圖1所不的時鐘生成電路的工作的一例的時序圖。
[0044]圖6是表示本發(fā)明的時鐘生成電路的結(jié)構(gòu)的第2實施方式的電路圖。
[0045]圖7是表示現(xiàn)有的時鐘生成電路的結(jié)構(gòu)的一例的電路圖。
[0046]圖8是表示分頻時鐘為2分頻時鐘時的圖7所示的時鐘生成電路的工作的一例的時序圖。
[0047]圖9是表示分頻時鐘為5分頻時鐘時的圖7所示的時鐘生成電路的工作的一例的時序圖。
[0048]主要符號說明
[0049]10、34、56:時鐘生成電路
[0050]12:控制電路
[0051]14、16:功能模塊
[0052]18:可變分頻電路
[0053]20、22、24、36、38、60、62:時鐘同步電路
[0054]26、28、30、32、40、42、44、46、48、52、54、64、66、68、70、72、74:FF(延遲電路)
[0055]50:多路復(fù)用器
[0056]58:分頻電路
【具體實施方式】
[0057]以下，根據(jù)附圖所示的適當(dāng)實施方式，對本發(fā)明的時鐘生成電路進(jìn)行詳細(xì)說明。
[0058]圖1是表示本發(fā)明的時鐘生成電路的結(jié)構(gòu)的第I實施方式的電路圖。該圖所示的時鐘生成電路10在搭載功能模塊(A、B) 14、16、及與各功能模塊14、16進(jìn)行通信來控制其工作的控制電路12的半導(dǎo)體芯片中，生成分別供給于控制電路12及各功能模塊14、16的延遲時鐘，且具備可變分頻電路18、及時鐘同步電路20、22、24。
[0059]可變分頻電路18根據(jù)分頻比設(shè)定信號將源時鐘進(jìn)行N分頻(N為根據(jù)分頻比設(shè)定信號決定的2以上的整數(shù))而生成具有與分頻比設(shè)定信號對應(yīng)的分頻比即源時鐘的頻率的1/N頻率的可變分頻時鐘。
[0060]分頻比設(shè)定信號及源時鐘例如從半導(dǎo)體芯片的外部或者搭載于半導(dǎo)體芯片的其他功能模塊輸入。
[0061]接著，時鐘同步電路20與源時鐘同步而生成使可變分頻時鐘延遲了預(yù)先設(shè)定的最大時鐘數(shù)的延遲時鐘C，并將所生成的延遲時鐘C供給于與延遲時鐘C同步而工作的控制電路12。
[0062]沒有時鐘同步電路22、24時，對各功能模塊14、16供給根據(jù)傳輸距離分別延遲的可變分頻時鐘。
[0063]最大時鐘數(shù)是，為了使控制電路12和各功能模塊14、16與可變分頻時鐘同步工作，在沒有時鐘同步電路22、24的情形下，根據(jù)從可變分頻電路18傳輸于各功能模塊14、16的各可變分頻時鐘的傳輸距離，對傳輸于各功能模塊14、16的各可變分頻時鐘計算出的、與源時鐘同步而使可變分頻時鐘延遲的時鐘數(shù)中，最大的時鐘數(shù)以上的時鐘數(shù)。
[0064]另外，通過將最大時鐘數(shù)設(shè)為使傳輸于各功能模塊14、16的各可變分頻時鐘延遲的時鐘數(shù)中的最大的時鐘數(shù)，能夠?qū)r鐘同步電路20、22、24的電路規(guī)模設(shè)為必要最小限度。
[0065]時鐘同步電路20是當(dāng)最大時鐘數(shù)為4個時鐘時的電路，與此對應(yīng)地，具備串聯(lián)連接的4級的FF (延遲電路)26、28、30、32。在FF26、28、30、32的時鐘輸入端子輸入有源時鐘，在初級的FF26的數(shù)據(jù)輸入端子輸入有可變分頻時鐘。從FF26、28、30、32的數(shù)據(jù)輸出端子分別輸出再生時鐘I?3及延遲時鐘C。
[0066]可變分頻時鐘與源時鐘的上升同步而通過4級的FF26、28、30、32各延遲I個時鐘。其結(jié)果，從時鐘同步電路20輸出可變分頻時鐘延遲了源時鐘的4個時鐘的延遲時鐘C。
[0067]同樣地，時鐘同步電路22與源時鐘同步而生成使可變分頻時鐘延遲最大時鐘數(shù)的延遲時鐘A，并將所生成的延遲時鐘A供給于與延遲時鐘A同步而工作的功能模塊14。
[0068]時鐘同步電路24與源時鐘同步而生成使可變分頻時鐘延遲最大時鐘數(shù)的延遲時鐘B，并將所生成的延遲時鐘B供給于與延遲時鐘B同步而工作的功能模塊16。
[0069]時鐘同步電路22、24的結(jié)構(gòu)與時鐘同步電路20相同，在4級的FF26、28、30、32中，將前半部分的2級的FF26、28設(shè)置于功能模塊14、16的外部，將后半部分的2級的FF30、32設(shè)置于功能模塊14、16的內(nèi)部。并且，延遲時鐘A、B分別供給于與延遲時鐘A、B同步而工作的功能模塊14、16的內(nèi)部電路。如此，構(gòu)成時鐘同步電路22、24的各延遲電路不僅可以設(shè)置于各功能模塊14、16的外部，還可以設(shè)置于其內(nèi)部。
[0070]接著，參考圖2及圖3所示的流程圖，對求出最大時鐘數(shù)的方法、及圖1所示的時鐘生成電路10的工作進(jìn)行說明。
[0071]求取最大時鐘數(shù)時，首先，通過可變分頻電路18根據(jù)分頻比設(shè)定信號生成將源時鐘分頻的可變分頻時鐘(圖2的步驟SI)。
[0072]如前所述，沒有各時鐘同步電路22、24的情形下，根據(jù)傳輸距離各自延遲的可變分頻時鐘從可變分頻電路18供給于各功能模塊14、16。
[0073]接著，為了使控制電路12與各功能模塊14、16分別與可變分頻時鐘同步工作，根據(jù)傳輸于各功能模塊14、16的各可變分頻時鐘的傳輸距離，對傳輸于各功能模塊14、16的各可變分頻時鐘計算與源時鐘同步而使可變分頻時鐘延遲的時鐘數(shù)(圖2的步驟S2)。
[0074]并且，求出計算出的時鐘數(shù)中的最大時鐘數(shù)以上的時鐘數(shù)即最大時鐘數(shù)(圖2的步驟S3) ο
[0075]如圖7所示的現(xiàn)有的時鐘生成電路56，使傳輸于各功能模塊14、16的可變分頻時鐘延遲的時鐘數(shù)為4個時鐘及2個時鐘時，例如將最大時鐘數(shù)設(shè)為4個時鐘。此時，如圖1所示，構(gòu)成各時鐘同步電路20、22、24的FF的級數(shù)為4級。
[0076]在時鐘生成電路10中，通過可變分頻電路18，源時鐘根據(jù)分頻比設(shè)定信號被分頻，并生成分頻比與分頻比設(shè)定信號相對應(yīng)的可變分頻時鐘(圖3的步驟S4)。
[0077]接著，通過時鐘同步電路20，與源時鐘的上升同步而生成可變分頻時鐘延遲了源時鐘的4個時鐘的延遲時鐘C，并供給于控制電路12 (圖3的步驟S5)。
[0078]同樣地，通過時鐘同步電路22，與源時鐘的上升同步而生成可變分頻時鐘延遲4個時鐘的延遲時鐘A，并供給于功能模塊14。并且，通過時鐘同步電路24，與源時鐘的上升同步而生成可變分頻時鐘延遲4個時鐘的延遲時鐘B，并供給于功能模塊16(圖3的步驟S6)。
[0079]圖4是表示可變分頻時鐘為2分頻時鐘時的圖1所示的時鐘生成電路的工作的一例的時序圖。
[0080]當(dāng)可變分頻時鐘為2分頻時鐘時，如該時序圖所示，可變分頻時鐘及再生時鐘I?3與圖8所示的分頻時鐘及再生時鐘I?3同樣地進(jìn)行工作。并且，延遲時鐘A、B、C與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的4個時鐘。
[0081]從而，延遲時鐘A、B、C進(jìn)行同步而其相位也一致，因此控制電路12能夠與各功能模塊14、16正確地進(jìn)行通信來控制其工作。
[0082]圖5是表不可變分頻時鐘為5分頻時鐘時的圖1所不的時鐘生成電路的工作的一例的時序圖。
[0083]當(dāng)可變分頻時鐘為5分頻時鐘時，如該時序圖所示，可變分頻時鐘及再生時鐘I?3與圖9所示的分頻時鐘及再生時鐘I?3同樣地進(jìn)行工作。并且，延遲時鐘A、B、C與源時鐘的上升同步而電平發(fā)生改變，分別從分頻時鐘延遲源時鐘的4個時鐘。
[0084]從而，延遲時鐘A、B、C進(jìn)行同步而其相位也一致，因此控制電路12能夠與各功能模塊14、16正確地進(jìn)行