具有雙重鎖相環(huán)的時鐘產生電路的制作方法
【專利說明】具有雙重鎖相環(huán)的時鐘產生電路
[0001]相關申請的交叉引用
[0002]本申請要求于2014年4月15日提交的并且題目為“CLOCK GENERAT1N CIRCUITWITH DUAL PHASE-LOCKED LOOPS”的美國臨時專利申請第61/979，964號的優(yōu)先權，其整個公開內容通過引用全部合并到本文中。
技術領域
[0003]本公開內容的實施例總體上涉及電路的領域，并且更具體地涉及時鐘產生電路。
【背景技術】
[0004]在包括有線和無線基礎設施的網絡通信系統(tǒng)中，日益增高的數據速率和更高階調制需要具有較低相位噪聲和較低抖動的時鐘信號，以例如用于數據轉換器和本機(local)振蕩器基準。然而，為了滿足這些要求，當前的時鐘產生器能效較低、較笨重且較昂貴。
【附圖說明】
[0005]在附圖的圖中通過示例的方式而不是通過限制的方式示出了實施例，其中相似的附圖標記指示類似的元件，并且在附圖中:
[0006]圖1示意性地示出了根據各種實施例的時鐘產生電路的電路圖。
[0007]圖2示出了根據各種實施例操作時鐘產生電路的方法。
[0008]圖3是根據各種實施例的示例性無線通信裝置的框圖。
【具體實施方式】
[0009]將使用本領域技術人員通常所采用的術語來描述說明性實施例的各個方面，以向本領域其他技術人員傳達其工作的實質。然而，對于本領域的技術人員將明顯的是，可以采用所描述方面中的僅一些方面來實踐替選實施例。為了說明的目的，對特定裝置和配置進行闡述，以提供對說明性實施例的全面理解。然而，對于本領域技術人員將明顯的是，替選實施例可以在沒有該特定細節(jié)的情況下進行實踐。在其他實例中，為了不使說明性實施例模糊，省略或簡化了眾所周知的特征。
[0010]此外，將以最有助于理解本公開內容的方式依次將各種操作描述為多個離散的操作；然而，描述的順序不應當被解釋為暗示這些操作必需依賴于順序。特別地，這些操作不必按照呈現的順序來執(zhí)行。
[0011]詞組“在一個實施例中”被反復地使用。該詞組通常不是指相同的實施例；然而，它可以指相同的實施例。除非上下文另外指出，否則術語“包括”、“具有”和“包含”為同義
Τ.κ| ο
[0012]在提供對可以結合各種實施例使用的語言的上下文的澄清的方面，詞組“Α/Β”和“Α和/或B”是指㈧、⑶、或(Α和B);以及詞組“Α、B、和/或C”是指㈧、⑶、(C)、(Α和 B)、(Α 和 C)、(B 和 C)或(Α、B 和 C)。
[0013]在本文中可以使用術語“與……耦接”連同其衍生詞語?！榜罱印笨梢允侵赶率鲋械囊粋€或更多個?！榜罱印笨梢允侵竷蓚€或更多個元件處于直接物理接觸或電氣接觸。然而，“耦接”還可以是指兩個或更多個元件彼此間接地接觸但仍彼此協(xié)作或交互，并且“耦接”可以是指一個或更多個其他元件耦接或連接在被稱為彼此耦接的元件之間。
[0014]各種實施例包括具有彼此并聯(lián)耦接的第一鎖相環(huán)(PLL)和第二 PLL的時鐘產生電路。第一 PLL和第二 PLL可以接收相同的反饋信號和相同的基準信號，并且可以基于該反饋信號和基準信號生成各自的第一輸出信號或第二輸出信號。該第一輸出信號和第二輸出信號可以進行組合(例如，通過混頻器)以生成輸出時鐘信號。輸出時鐘信號的變體(例如，輸出時鐘信號或輸出時鐘信號的經分頻的變體)可以被傳遞回至第一 PLL和第二 PLL作為反饋信號。
[0015]在各種實施例中，第一 PLL可以包括第一壓控振蕩器(VCO)并且第二 PLL可以包括第二 VC0。第一 VCO可以具有與第二 VCO的類型不同的類型。例如，第二 VCO與第一 VCO相比可以具有較高的輸出頻率、較低的噪聲、較高的Q(品質因數)和/或較窄的調諧范圍。另外，第二輸出信號與第一輸出信號相比可以具有較高的頻率。此外，在一些實施例中，第一PLL與第二 PLL相比可以具有較高的增益。第一 PLL的較高增益可以使得第一 PLL能夠對輸出時鐘信號中的漂移和/或擾動更快地作出響應，從而使第一 PLL對輸出時鐘信號中的漂移和/或擾動中的大多數進行補償(例如，相對于由第二 PLL提供的補償)。對于第二VC0,使用具有低噪聲且低抖動的并且具有較高頻率和較高Q的VCO使得時鐘產生電路能夠生成具有低噪聲和低抖動的輸出時鐘信號。
[0016]在一些實施例中，第二 PLL還可以包括用于選擇性地使第二 PLL開路或閉合的開關。該開關可以在時鐘產生電路上電之后的初始時間段期間保持第二 PLL開路，并且可以在初始時間段期間向第二 VCO提供預定控制電壓。預定控制電壓可以與第二 VCO的調諧范圍的中段(middle)基本上對應。開關可以在第一 PLL實現鎖定之后使第二 PLL閉合。因此，第二 PLL可以在接近預定控制電壓(例如，在第二 VCO的調諧范圍的中段)的控制電壓處實現鎖定。
[0017]因此，時鐘產生電路可以提供第二 VCO的低噪聲和高Q的優(yōu)點，同時使用第一 VCO和/或開關來對第二 VCO的低調諧范圍進行補償，以提供對初始頻率誤差的校正。
[0018]雖然各種實施例涉及時鐘信號的生成，但是將明顯的是，所描述的實施例(諸如在收發(fā)器上/下頻率轉換中使用的本機振蕩器)可以用于生成任何類型的低噪聲、低抖動周期信號。因此，如在本文中所使用地，術語時鐘信號可以包含任何合適類型的周期信號。
[0019]圖1示出了根據各種實施例的時鐘產生電路100。時鐘產生電路100 (還被稱為電路100或時鐘產生器100)可以包括與同一反饋節(jié)點112耦接的第一 PLL 104和第二 PLL108。時鐘產生電路100可以在反饋節(jié)點112處生成反饋信號，如在本文中進一步說明地。時鐘產生電路100還可以包括基準信號產生器116，以在基準節(jié)點120處提供基準信號。在一些實施例中，基準信號產生器116可以包括晶體振蕩器，諸如壓控晶體振蕩器。在一些實施例中，基準信號產生器116還可以包括基準分頻器，以對由基準信號產生器116的振蕩器生成的信號的頻率進行劃分。
[0020]在各種實施例中，第一 PLL 104可以包括第一 VCO 106，而第二 PLL108可以包括第二VCO 110。第一 PLL 104可以接收反饋信號和基準信號，并且可以基于該反饋信號和基準信號在第一輸出端子124處生成第一輸出信號。第二 PLL 108可以接收反饋信號和基準信號，并且可以基于該反饋信號和基準信號在第二輸出端子128處生成第二輸出信號。在一些實施例中，第一輸出信號和/或第二輸出信號可以為差分信號。在其他實施例中，第一輸出信號和/或第二輸出信號可以為單端(single-ended)信號。
[0021]在各種實施例中，電路100還可以包括與第一 PLL 104和第二 PLL108耦接以接收第一輸出信號和第二輸出信號的混頻器132?；祛l器132可以基于第一輸出信號和第二輸出在時鐘端子136處生成時鐘信號。例如，該時鐘信號可以具有近似等于第一輸出信號的頻率與第二輸出信號的頻率之和或之差的頻率。在一些實施例中，混頻器132可以包括頻率加法器，諸如單邊帶混頻器。
[0022]在各種實施例中，混頻器132還可以將時鐘信號的變體傳遞回至反饋節(jié)點作為反饋信號。在一些實施例中，電路100可以包括耦接在混頻器132與反饋節(jié)點112之間以基于時鐘信號生成反饋信號的分頻器140。例如，分頻器140可以將時鐘信號的頻率降低為(例如，經由頻分)近似等于基準信號的頻率。在一些實施例中，分頻器140可以為整數或分數分頻器。分頻器140的分頻系數可以基于時鐘信號的期望頻率與基準信號的頻率比例來選擇。
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